通过在所有存储器单元处于导电状态时测量块中的参考组合电流(Iref)来确定NAND串的块中的编程字线的数目(Nwl)。接着，为了确定字线是否是编程字线，在将分界电压施加至选择的字线的情况下测量块中的附加组合电流(Iadd)。如果Idd比Iref小了至少一定裕量，则选择的字线被确定为编程字线。Nwl可以用于通过以下方式来调节擦除操作的擦除验证测试：使擦除验证测试在所述数目相对小时相对难以通过而在所述数目相对大时相对易于通过。或者，Nwl可以用于识别下一字线，以在块中进行编程。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】
技术介绍
本技术涉及用于非易失性存储器的技术。在各种电子设备中使用半导体存储器。例如，在以下设备中使用非易失性半导体存储器:蜂窝电话、数字摄影机、个人数字助理、移动计算设备、非移动计算设备以及其它设备。电可擦除可编程只读存储器(EEPR0M)和闪存属于最普遍的非易失性半导体存储器。EEPR0M和闪存两者利用了浮栅，其位于半导体衬底中的沟道区之上并且与该沟道区绝缘。浮栅位于源极区与漏极区之间。控制栅极设置在浮栅之上并且与浮栅绝缘。晶体管的阈值电压由浮栅上所保留的电荷量来控制。也就是说，由浮栅上的电荷电平来控制在晶体管被接通之前必须施加给控制栅极的最小电压量，以许可在晶体管的源极与漏极之间进行传导。此外，已建议超高密度存储设备使用有时称为位成本可扩展(BiCS)架构的3D堆叠式存储器结构。例如，3D NAND堆叠式存储器设备可以由交替的导电层和介电层的阵列形成。在层中钻有存储器孔，以同时限定许多存储器层。然后，通过使用合适的材料填充存储器孔来形成NAND串。直的NAND串在一个存储器孔中延伸，而管状或U型NAND串(P_BiCS)包括成对的存储器单元的竖直列，其在两个存储器孔中延伸并且通过底背栅而被接合。存储器单元的控制栅极由导电层提供。当对2D EEPR0M或3D EEPR0M或者闪存设备(例如NAND闪存设备)进行编程时，通常将编程电压施加至控制栅极而将位线接地。来自沟道的电子被注入浮栅。当电子在浮栅中累积时，浮栅变成带负电荷，而存储器单元的阈值电压升高使得存储器单元处于编程状态。可以执行编程验证操作，以确定存储器单元的阈值电压已升高到期望电平以上。类似地，当擦除闪存设备时，施加擦除电压，并且执行擦除验证操作，以确定存储器单元的阈值电压已减小到期望电平以下。【附图说明】图1A是NAND串的俯视图。图1B是图1A的NAND串的等效电路图。图2是图1A的NAND串的横截面图。图3描绘了块BLK0中的例如在图1A至图2中示出的三个示例NAND串。 图4是包括图3的BLK0以及附加块BLK1和BLK2的NAND闪存单元的阵列400的框图。图5是包括图4的阵列400的非易失性存储器系统的框图。图6A描绘了在未考虑编程字线的数目的擦除操作之后处于擦除状态的存储器单元的阈值电压(Vth)分布。图6B描绘了在编程操作之后跟随图6A的Vth分布。图6C描绘了在考虑了编程字线的数目的擦除操作之后处于擦除状态的存储器单元的Vth分布。图6D描绘了在编程操作之后跟随图6C的Vth分布。图7描绘了包括编程字线WL0至WL5和擦除字线WL6至WL63的部分编程块BLK0的示例。图8A描绘了用于擦除块的示例过程。图8B描绘了根据图8A的步骤801的用于确定编程字线的数目(Nwl)的示例过程。图8C描绘了根据图8A的步骤802的用于基于Nwl使用擦除验证测试执行擦除操作的示例过程。图8D描绘了根据图8C的步骤822的用于基于Nwl调节擦除验证测试的示例过程。图8E描绘了用于将数据写入部分编程块的示例过程。图9描绘了根据图8C的每个擦除脉冲继之以验证脉冲的示例擦除操作。图10A描绘了分别根据图8D的步骤835和步骤836的作为Nwl的函数的Vbl和Vsl的经调节的值。图10B描绘了根据图8D的步骤832的作为Nwl的函数的VvE的经调节的值。图11A描绘了在擦除验证测试的示例所有位线感测过程期间NAND串中的电流流动。图11B描绘了在与擦除验证测试有关的对偶数编号的位线的感测过程期间NAND串中的电流流动。图11C描绘了在与擦除验证测试有关的对奇数编号的位线的感测过程期间NAND串中的电流流动。图12描绘了包括图3的感测放大器SA0和NAND串NS0的示例感测电路。图13A描绘了根据图8D的步骤834的针对图11A的感测方案所感测到的电流，其中，电流感测时间是可调节参数。图13B描绘了根据图8D的步骤830的针对图11A的感测方案所感测到的电流，其中，电流跳闸电平是可调节参数。图13C描绘了根据图8D的步骤836的针对图11的感测方案所感测到的电流。其中，Vsl的电平是可调节参数。图14A描绘了根据图8D的步骤834的针对图11B和图11C的感测方案所感测到的电压，其中，电压感测时间是可调节参数。图14B描绘了根据图8D的步骤831的针对图11B和图11C的感测方案所感测到的电压，其中，电压跳闸电平是可调节参数。图14C描绘了根据图8D的步骤836的针对图11B和图11C的感测方案所感测到的电压，其中，Vsl的电平是可调节参数。图15A描绘了根据图8B的在用于测量NAND串的集合中的附加组合电流或参考组合电流的过程期间未选择的字线的电压。图15B描绘了根据图8B的步骤814的在用于测量NAND串的集合中的附加组合电流的过程期间选择的字线WLn的电压。图15C描绘了根据图8B的步骤814的在用于测量NAND串的集合中的附加组合电流的过程期间另一选择的字线WLm的电压。【具体实施方式】本文描述了用于检测非易失性存储器设备(例如NAND存储器设备)中的编程字线的数目的技术。在NAND存储器设备中，数据通过存储器管芯被编程至各种块的存储器单元中。每个块包括多个字线(WL)。可以使用允许相对小量的数据(例如系统数据)被写入块的存储器管理系统。过了一段时间之后，擦除块。取决于主机的使用模式，系统可以在擦除块之前仅对块中的一个字线或者前几个字线进行编程。在这种情况下，块仅被部分地编程。在2D NAND存储器的情况下，擦除操作通常包括将擦除电压施加至其上形成有块的衬底上，继之以对NAND串执行擦除验证测试。在3D NAND存储器的情况下，擦除操作通常包括将擦除电压施加至NAND串的一端或两端，然后减小字线电压。或者，取决于3D NAND存储器的架构，用于3D NAND存储器的擦除操作可以与用于2D NAND存储器的擦除操作相同。随后，执行擦除验证测试。擦除验证测试将擦除验证电压(VvE)施加至字线，同时执行确定每个NAND串是否处于导通状态的感测操作。在2D NAND的情况下，每个NAND串可以包括在衬底中水平延伸的沟道区，或者在3D NAND的情况下，每个NAND串可以包括在存储器孔的沟道层中竖直延伸的沟道区。感测操作确定沟道区的导电性。如果NAND串中的每个存储器单元是强导通的，则沟道中的电流会相对高(例如，沟道阻抗会相对低)，并且认为存储器单元通过擦除验证测试使得擦除操作完成。当一个或更多个存储器单元被编程而NAND串中的其余存储器单元已经处于擦除状态时，由于由NAND串中的擦除的存储器单元引起的相对低的沟道阻抗，因此NAND串仍然可以通过擦除验证测试。在这种情况下，一个或更多个编程的存储器单元未如已经擦除的存储器单元一样深地被擦除。被浅擦除的存储器单元具有相对高的Vth，其看起来像擦除状态Vth分布中的上尾。参见例如图6A中的Vth分布601。当存储器系统继续将新的主机数据写至块，并且随后读取该数据时，擦除状态Vth分布的上尾会导致E至A状态失败，其中，擦除状态存储器单元被读取为A状态存储器单元。即使在使用纠错码时也会产生不可校正的错误。此外，编程干扰会增大擦除状态存储器单元的Vth分布，从而增大E至A状态失败的本文档来自技高网...
【技术保护点】
一种用于操作非易失性存储器设备的方法，包括：在将读取通过电压(Vpass)施加至多个字线(WL0至WL63)的同时，测量通过多个NAND串(NS0至NSn‑1；NSa0至NSan‑1；NSb0至NSbn‑1)的组合电流作为参考组合电流(Iref)，所述多个NAND串包括多个存储器单元(301至307，311至317，321至327；700至703，710至713，720至723)，并且所述多个字线连接至所述多个存储器单元；以及识别所述多个字线中的作为编程字线(WL0至WL5)的一个或更多个所选字线，针对所述一个或更多个所选字线中的每一个，所述识别包括：在将分界电压(Vdem)施加至所述所选字线并且将所述读取通过电压施加至所述多个字线中的其余字线的同时，测量通过所述多个NAND串的附加组合电流(Iadd)，并且确定所述附加组合电流是否比所述参考组合电流小了至少一定裕量。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：曼·L·木伊，董颖达，克里斯·阿维拉，
申请(专利权)人：桑迪士克技术有限公司，
类型：发明
国别省市：美国;US
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