半导体装置以及相关的编程方法制造方法及图纸

提供了一种半导体装置以及相关的编程方法。所述半导体装置包括并排在基板上的外围电路区和第一存储区。此外，所述半导体装置包括在外围电路区和第一存储区上的第二存储区。

【技术实现步骤摘要】
【专利说明】本专利申请要求于2014年5月21日在韩国知识产权局提交的第10-2014-0061018号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
本公开涉及半导体装置以及对所述半导体装置进行编程的方法。
技术介绍
三维集成电路(3D-1C)存储技术已经被开发以增大半导体存储装置的存储容量。3D-1C存储技术包括用于三维地排列存储单元的各种方法。除了 3D-1C存储技术，用于精细图案的图案化技术和多层单元(MLC)技术可被使用以增大半导体存储装置的存储容量。然而，用于精细图案的图案化技术会相对昂贵，且MLC技术会不适于增大每个单位单元的位数。因此，3D-1C存储技术可有助于增大存储容量。另外，如果将用于精细图案的图案化技术和MLC技术与3D-1C存储技术结合，则可进一步增大存储容量。另外，用于精细图案的图案化技术和MLC技术可独立于3D-1C存储技术之外来开发。
技术实现思路
本专利技术构思的各种实施例可提供能够提高集成度的半导体装置。此外，本专利技术构思的各种实施例可提供能够减小耦合效应的对半导体存储装置进行编程的方法。例如，根据本专利技术构思的各种实施例，半导体装置可包括:外围电路部和第一存储部，并排在基板上；以及第二存储部，在外围电路部和第一存储部上。在一些实施例中，第二存储部可包括:半导体层，在外围电路部和第一存储部上；有源柱，从半导体层突出；字线，与有源柱的侧壁相邻；以及位线，在有源柱上。在一些实施例中，第一存储部可包括:栅电极，在基板上；以及穿隧介电层、数据存储元件和阻挡介电层，在基板与栅电极之间顺序地堆叠。在各种实施例中，第一存储部可构造成被用作缓冲存储器。此外，在一些实施例中，第一存储部可具有静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、磁随机存取存储器(MRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、电阻随机存取存储器(PRAM)、NOR闪速存储器和NAND闪速存储器中的至少一种的存储器结构。根据各种实施例，第一存储部可在基板上与外围电路部的一个或更多个侧相邻。在一些实施例中，第一存储部可包括第一存储单元，第二存储部可包括第二存储单元。第一存储单元的第一数量可小于第二存储单元的第二数量。此外，在一些实施例中，每个第一存储单元可构造成存储单一位数据(即，一位数据)，每个第二存储单元可构造成存储多位数据(即，两位或更多位数据)。在各种实施例中，外围电路部可包括外围栅电极，第一存储部可包括单元栅电极。外围栅电极的第一宽度可比单元栅电极的第二宽度宽。在一些实施例中，第一存储部和第二存储部可组成主存储器。在一些实施例中，第一存储部可具有易失性存储器结构，第二存储部可具有非易失性存储器结构。在一些实施例中，第一存储部可包括:彼此平行且与基板的表面等距的第一字线，第二存储部可包括:彼此平行且在距基板的表面不同的各个距离处的第二字线。根据各种实施例的对包括并排在基板上的外围电路部和第一存储部以及在外围电路部和第一存储部上的第二存储部的半导体装置进行编程的方法可包括下述步骤:将数据缓冲编程到第一存储部中；以及将缓冲编程的数据主编程到第二存储部中。在一些实施例中，第一存储部可通过单一位编程方法进行缓冲编程，第二存储部可通过多位编程方法进行主编程。此外，在一些实施例中，将缓冲编程的数据主编程到第二存储部中的步骤可通过再编程方法来执行。再编程方法可包括下述步骤:执行多个编程操作以减小与将存储的数据对应的阈值电压的分布的宽度。根据各种实施例的一种半导体装置可包括:并排在基板上的存储控制器和缓冲存储器；以及在存储控制器和缓冲存储器上的主存储器。在一些实施例中，主存储器可具有三维NAND闪速存储器的存储单元结构。在一些实施例中，缓冲存储器可具有静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、磁随机存取存储器(MRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、电阻随机存取存储器(PRAM)、NOR闪速存储器和NAND闪速存储器中的至少一种的存储器结构。例如，缓冲存储器可具有二维NAND闪速存储器的存储单元结构。此外，在一些实施例中，缓冲存储器的第一多个存储单元中的每个可构造成存储一位数据，主存储器的第二多个存储单元中的每个可构造成存储多位数据。根据各种实施例的一种半导体装置可包括在基板上的外围电路区。半导体装置可包括在基板上的外围电路区旁边的第一存储区。此外，半导体装置可包括与外围电路区和第一存储区叠置的第二存储区，第二存储区可包括多个多层存储单元。在一些实施例中，第一存储区可包括第一多条字线，所述第一多条字线包括共面的各个顶表面，第二存储区可包括第二多条字线，所述第二多条字线在第二存储区中限定阶梯结构。在各种实施例中，第一存储区可包括多个单层存储单元。在一些实施例中，与外围电路区和第一存储区叠置的第二存储区可为主存储区域，位于主存储区域下面的第一存储区可为缓冲存储区域。此外，在一些实施例中，外围电路区的晶体管可包括比缓冲存储区域的第一多条字线中的每条的第二宽度宽的第一宽度。【附图说明】通过下面结合附图进行的简要的描述，将更清楚地理解示例实施例。附图代表如在这里描述的非限制性的示例实施例。图1是示出根据本专利技术构思的示例实施例的半导体装置的内部结构的布置关系的剖视框图。图2是示出根据本专利技术构思的一些实施例的半导体装置的内部结构的布置关系的剖视框图。图3是设置在图2的第一存储部中的存储单元的电路图。图4是设置在图2的第二存储部中的存储单元的电路图。图5是示出根据本专利技术构思的一些实施例的图2的半导体装置的剖视图。图6是示出对在图2至图5中示出的半导体装置进行编程的方法的示意框图。图7是示出根据对图6的半导体装置进行编程的方法的阈值电压分布的图。图8是示出根据本专利技术构思的一些实施例的半导体装置的内部结构的布置关系的剖视框图。图9是示出根据本专利技术构思的一些实施例的半导体装置的内部结构的布置关系的剖视框图。图10是示出根据本专利技术构思的一些实施例的图9的半导体装置的剖视图。图11是示出根据本专利技术构思的一些实施例的半导体装置的内部结构的布置关系的剖视框图。图12至图15是示出根据本专利技术构思的一些实施例的半导体装置的内部结构的布置关系的平面图。图16是示出根据本专利技术构思的一些实施例的包括半导体装置的存储系统的示例的示意框图。图17是示出根据本专利技术构思的一些实施例的包括半导体装置的存储卡的示例的示意框图。【具体实施方式】下面参照附图来描述示例实施例。在不脱离本公开的精神和教导的情况下，能够有许多不同的形式和实施例，因此本公开不应该被解释为局限于在这里阐述的示例实施例。相反，提供这些示例实施例使得本公开将是彻底的和完整的，并且将向本领域的技术人员传达本公开的范围。在附图中，为了清楚起见，可夸大层与区域的尺寸和相对尺寸。同样的附图标记在整个描述中表示同样的元件。在这里使用的术语仅出于描述具体实施例的目的，而不意图限制实施例。除非上下文另外清楚地指示，否则如在这里使用的单数形式“一个”、“一种”和“这个”意图也包括复数形式。还将理解的是，当在本说明书中使用术语“包含”、“包含有”、“包括”和/或“包括有”时，说明存在所述的本文档来自技高网...

【技术保护点】
一种半导体装置，所述半导体装置包括：外围电路部和第一存储部，并排在基板上；以及第二存储部，在外围电路部和第一存储部上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：任峻成，尹壮根，赵厚成，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR