栅极的形成方法技术

一种栅极的形成方法，包括：提供基底，所述基底表面依次形成有栅介质层、栅电极层、中间层、多晶硅层和包括第一图形的第一图案层，所述第一图形定义出待形成栅极的线路末端之间的距离；以第一图案层为掩膜，向所述多晶硅层内掺杂离子；去除第一图案层和具有掺杂离子的多晶硅层，形成开口；形成覆盖所述开口和多晶硅层表面的第二图案层，所述第二图案层具有第二图形，所述第二图形定义出待形成栅极的线宽；以所述具有第二图形的第二图案层为掩膜，刻蚀所述多晶硅层，形成具有第三图形的多晶硅层；以所述具有第三图形的多晶硅层为掩膜，刻蚀所述中间层、栅电极层形成栅极。本发明专利技术的实施例解决了栅极工艺中的线端缩短问题，提高了良率。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别涉及一种。
技术介绍
随着半导体制造工艺的不断发展，集成电路中的半导体器件的特征尺寸(CD，Critical Dimension)越来越小，晶体管和金属线路也变得越来越小并且越靠越近,在形成栅极的时候产生的线端缩短(LES, Line End Shortening)是一个较重要问题，LES表现为线端的实际的印刷位置和预定(设计)位置之间的差异。图I示出了线端缩短的问题，如图I所示，虚线所示的是预定(设计)形成的预期线路10,但是由于刻蚀效应和光阻拉回(Photo Resist Pullback)等原因，产生了显著数 量的线端缩短的实际线路20。所述预期线路10具有线路侧端IOb (相对两侧，另一侧未标示)、线路末端IOa(相对两侧，另一侧未标示)，所述线路侧端IOb的长度为LI，所述线路末端IOa的宽度为Wl ;所述实际线路20具有线路侧端20b、线路末端20a，所述线路侧端20b的长度为L2，所述线路末端20a的宽度为W2。从图I可以看出，实际线路20的线路末端20a以及线路侧端20b分别较预期线路10的线路末端IOa以及线路侧端IOb有所缩短，缩短的量对应为L1-L2以及W1-W2，通常，LES比率可以定义为(L1-L2) / (W1-W2)。一般来说，L1-L2远大于W1-W2，因此，与线路侧端IOb相比，LES在线路末端IOa更大。在实际刻蚀过程中，由于一般线路侧端IOb和线路末端IOa同时受到刻蚀并形成栅极的，因此，线路末端IOa在刻蚀后的形状如图2中线路末端20a所示(图2中仅示出了其中一端)。图2中除了示出了图I所示的预定(设计)形成栅极的预期线路10，还示出了与预期线路10的线路末端IOa相对的另一个虚线表示的预定(设计)形成栅极的预期线路10’，其线端包括线路侧端10’b、线路末端10’a，预期线路10’在刻蚀后形成的实际线路20’包括线路侧端20’ b、线路末端20’ a。从图2中可以看到，如果预定设计的预期线路10的线路末端IOa与预期线路10’的线路末端10’ a之间的距离为XI，而刻蚀后形成的实际线路20的线路末端20a以及实际线路20’的线路末端20’ a由于产生了线端缩短，从而使线路末端20a与线路末端20’ a之间的距离变为X2，X2大于XI。线端缩短(LES)会导致器件性能降级、可靠性降低、产量损失、器件中的泄漏、特征尺寸的限制以及其他有关问题。为了确保对于更小特征尺寸的制造的可行性，双重图形化(Double Patterning)形成栅极是潜在解决方案之一。现有技术中，通常采用光刻-刻蚀-光刻-刻蚀(LELE，Litho-Etch-Litho-Etch)的双图形化方法形成栅极。具体地请参考图3，在用于形成栅极的栅极层101表面涂布光刻胶，光刻后形成如图3所示的图形化的光刻胶102。所述图形化的光刻胶102定义出预定(设计)形成栅极的线路宽度。所述栅极层101的材料一般为多晶硅。请参考图4，以所述图形化的光刻胶为掩膜对栅极层进行刻蚀，直至暴露出栅极层101所覆盖的栅介质层103(—般为氧化层)，之后剥离图形化的光刻胶，形成栅极层101a。请参考图5，沉积抗反射层104，覆盖所述栅介质层以及所述栅极层，并在所述抗反射层104上涂布光刻胶，光刻后形成图形化的光刻胶105。所述图形化的光刻胶105定义出预定(设计)形成栅极的线路末端之间的距离。图形化的光刻胶102(图3所示)和图形化的光刻胶105共同定义出预定(设计)形成栅极的图形。请参考图6，以所述图形化的光刻胶为掩膜对所述抗反射层、栅极层进行刻蚀，直至暴露出栅介质层103，之后剥离图形化的光刻胶，形成栅极层101b。图6所示的栅极层IOlb即为预定形成的栅极图形。更多关于LELE技术还可参考专利号为US6042998的美国专利，但是该专利对于解决刻蚀形成栅极时产生的线端缩短问题并未涉及。
技术实现思路
本专利技术解决的问题是现有技术中形成栅极工艺时产生的线端缩短的问题。 为解决上述问题，本专利技术提供一种，包括提供基底，所述基底表面形成有栅介质层；所述栅介质层表面形成有的栅电极层；所述栅电极层表面形成有中间层；所述中间层表面形成有多晶硅层；所述多晶硅层表面形成有包括第一图形的第一图案层，所述第一图形定义出待形成的相邻栅极的线路末端之间的距离；以所述第一图案层为掩膜，向所述多晶硅层内掺杂离子；去除所述第一图案层和具有掺杂离子的多晶硅层，形成开口 ；形成覆盖所述开口和多晶硅层表面的第二图案层，所述第二图案层具有第二图形，所述第二图形定义出待形成栅极的线宽；以所述具有第二图形的第二图案层为掩膜，刻蚀所述多晶硅层，形成具有第三图形的多晶硅层；以所述具有第三图形的多晶硅层为掩膜，刻蚀所述中间层、栅电极层形成栅极。可选地，所述具有掺杂离子的多晶硅层与未掺杂离子的多晶硅层的选择刻蚀比大于5 I ;所述具有掺杂离子的多晶硅层与中间层的选择刻蚀比大于5 I。可选地，所述掺杂离子为P离子或As离子。可选地，掺杂所述P离子时的工艺参数为能量50-200kev，剂量为1E15-1E20/cm2,浓度为 lE16_lE21/cm3。可选地，去除所述具有掺杂离子的多晶硅层的工艺为湿法刻蚀。可选地，所述湿法刻蚀采用的化学试剂为磷酸，所述磷酸的质量百分数为50% -90%，温度为 100-2000C ο可选地，所述中间层包括形成在所述栅电极层表面的阻挡层、形成在所述阻挡层表面的硬掩膜层、以及形成在所述硬掩膜层表面的保护层。可选地，所述阻挡层的材料为氧化硅；所述硬掩膜层的材料为氮化硅；所述保护层的材料为氧化硅。可选地，还包括去除所述具有第三图形的多晶硅层和中间层。与现有技术相比，本专利技术的实施例具有以下优点本专利技术的实施例先后通过具有掺杂离子的多晶硅层和光刻的双重图形化方法形成具有第三图形的多晶硅层，所述第三图形定义出栅极的特征尺寸，再以具有所述第三图形的多晶硅层为掩膜，刻蚀所述中间层和栅电极层形成栅极，以有效地改善刻蚀形成栅极过程中产生的线端缩短的问题，提高了产品的良率。本专利技术的实施例中，所述中间层包括形成在所述栅电极层表面的阻挡层、形成在所述阻挡层表面的硬掩膜层、以及形成在所述硬掩膜层表面的保护层，避免后续刻蚀工艺和去除工艺对栅极的结构造成破坏，且形成的栅极的特征尺寸更加精确。附图说明图I和图2是线端缩短的示意图；图3 图6是双重图形化形成栅极的俯视示意图；图7是本专利技术的实施例的的流程示意图；·图8 图13是本专利技术的实施例的的剖面示意图；图14 图19是本专利技术的实施例的的俯视示意图。具体实施例方式正如
技术介绍
所述，现有技术的刻蚀形成栅极工艺中，会产生较明显的线端缩短问题，随着半导体器件的特征尺寸(⑶,Critical Dimension)越来越小,采用双重图形化方法形成栅极，虽然能够避免线路末端和线路侧端同时受到刻蚀作用，但是对于线端缩短的问题依然没有有效地解决。为了改善刻蚀形成栅极工艺中产生的线端缩短问题，本专利技术提供了一种。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在以下描述中阐述了具体细节以便于充分理解本专利技术。但是本专利技术能够以多种不同于在此描述的其它方式来本文档来自技高网...

【技术保护点】
一种栅极的形成方法，其特征在于，包括：提供基底，所述基底表面形成有栅介质层；所述栅介质层表面形成有的栅电极层；所述栅电极层表面形成有中间层；所述中间层表面形成有多晶硅层；所述多晶硅层表面形成有包括第一图形的第一图案层，所述第一图形定义出待形成的相邻栅极的线路末端之间的距离；以所述第一图案层为掩膜，向所述多晶硅层内掺杂离子；去除所述第一图案层和具有掺杂离子的多晶硅层，形成开口；形成覆盖所述开口和多晶硅层表面的第二图案层，所述第二图案层具有第二图形，所述第二图形定义出待形成栅极的线宽；以所述具有第二图形的第二图案层为掩膜，刻蚀所述多晶硅层，形成具有第三图形的多晶硅层；以所述具有第三图形的多晶硅层为掩膜，刻蚀所述中间层、栅电极层形成栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：张海洋，顾一鸣，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：