半导体器件结构及其制作方法技术

本发明专利技术公开了一种半导体器件结构及其制作方法。该方法包括：提供半导体衬底；在半导体衬底上形成位于沟道中心区域上的覆盖层；在半导体衬底的未被覆盖层覆盖的区域掺杂氟；在覆盖层的两侧形成侧墙，侧墙位于第一区域和第二区域上；去除覆盖层和侧墙以在牺牲层中形成暴露半导体衬底的开口；在开口内的半导体衬底上形成栅氧化物层。本发明专利技术通过控制第一区域和第二区域中掺杂氟的特性并结合随后的栅氧化物层的形成工艺，分别控制第一区域A和第二区域B上的栅氧化物层的厚度以及沟道中心区域C上的栅氧化物层的厚度，进而可以减小、甚至避免在栅极与源极/漏极之间的重叠区域产生GIDL电流的同时，保证沟道中心区域的性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，特别涉及一种。
技术介绍
由于金属氧化物半导体场效应管(Metal Oxide Semiconductor Field EffectTransistor, MOSFET)的栅极与漏极之间有很大的重叠区域。如图I 所示，区域A所表示的区域为栅极101与漏极103之间的重叠区域。以NM0SFET为例，当栅极101施加电压之后，NM0SFET中的漏极103电势比栅极101电势更正向，则在区域A内由于栅极101电压的作用会产生空穴，形成的空穴将穿过耗尽区向衬底100中移动，并形成衬底电流，这个电流通常被称为栅极感应漏极泄漏(Gate-induced drain leakage, GIDL)电流。反之，当栅极施加电压之后，PM0SFET中的栅极电势比漏极电势更正向，则在栅极101与漏极103之间的重叠内由于栅极101电压的作用会产生电子，电子将穿过耗尽区向衬底中移动并形成GIDL电流。当半导体工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。例如，GIDL电流可能影响小尺寸的MOSFET的可靠性和功耗，同时GIDL电流对电可擦除只读存储器(Electrically Erasable ProgrammableRead-Only Memory, EEPROM)等存储器件的擦写操作也有重要影响。为了避免在栅极与源极/漏极之间的重叠区域产生GIDL电流，可以增大栅极101的栅氧化物层的厚度，以减小栅极101与源极102和漏极103之间的电场，进而降低GIDL电流。然而，增大栅氧化物层的厚度虽然对避免产生GIDL电流有利，但是却损害了 MOS器件的性能。因此，需要一种，既能避免MOSFET中由GIDL电流带来的不利影响，又能保持MOS器件原有的性能。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术提供一种半导体器件结构的制作方法，包括a)提供半导体衬底；b)在所述半导体衬底上形成覆盖层，所述覆盖层位于所述半导体衬底的沟道中心区域上，所述沟道中心区域为待形成的栅极正下方的沟道区域；c)在所述半导体衬底的未被所述覆盖层覆盖的区域掺杂氟；d)在所述覆盖层的两侧形成侧墙，所述侧墙位于第一区域和第二区域上，所述第一区域为待形成的栅极与待形成的源极的重叠区，所述第二区域为所述待形成的栅极与待形成的漏极的重叠区；e)在所述侧墙的外侧形成牺牲层；f)去除所述覆盖层和所述侧墙，以在所述牺牲层中形成暴露所述半导体衬底的开口，所述开口位于所述第一区域、所述沟道中心区域和所述第二区域；以及g)在所述开口内的所述半导体衬底上形成栅氧化物层。优选地，所述b)步骤中所述覆盖层的形成方法，包括在所述半导体衬底上依次形成有第一氧化物层和第一氮化物层；以及对所述第一氧化物层和所述第一氮化物层进行刻蚀，以在所述半导体衬底的所述沟道中心区域上形成所述覆盖层。优选地，所述d)中所述侧墙的形成方法，包括在所述半导体衬底和所述第一氮化物层上形成第二氧化物层；对所述第二氧化 物层进行刻蚀，以在所述覆盖层两侧的所述第一区域和所述第二区域上形成所述侧墙。优选地，所述e)步骤中所述牺牲层的形成方法，包括在所述半导体衬底、所述第一氮化物层和所述侧墙上形成第二氮化物层；采用化学机械研磨去除所述第一氧化物层以上的所述第一氮化物层、所述侧墙和所述第二氮化物层，以在所述侧墙的外侧形成所述牺牲层。优选地，所述c)步骤中采用注入工艺在所述半导体衬底的未被所述覆盖层覆盖的区域掺杂氟。优选地，所述注入工艺所使用的气体为氟气。优选地，所述注入工艺中注入的所述氟的剂量为1X1013-5X1015/平方厘米。优选地，所述注入工艺的注入能量为l-100KeV。优选地，所述栅氧化物层的形成方法为热氧化法。优选地，所述方法在所述g)步骤之后还包括h)在所述栅氧化物层上形成栅极的步骤。优选地，所述h)步骤包括在所述g)步骤所获得的器件上形成栅极材料层，所述栅极材料层至少填满所述开口 ；去除所述开口外部的所述栅极材料层；去除所述牺牲层，以在所述第一区域、所述沟道中心区域和所述第二区域上形成所述栅极。优选地，所述方法在所述h)步骤之后还包括i )在所述栅极两侧的所述半导体衬底中形成第一浅掺杂区和源极以及第二浅掺杂区和漏极。优选地，所述i)步骤包括在所述栅极的两侧形成第一间隙壁；执行浅掺杂注入工艺，以在所述栅极两侧的所述半导体衬底中形成所述第一浅掺杂区和所述第二浅掺杂区；在所述栅极两侧的所述第一间隙壁的外侧形成第二间隙壁；执行源/漏极注入工艺，以在所述栅极两侧的所述半导体衬底中形成所述源极和所述漏极。优选地，所述第一间隙壁的材料为氧化物，所述第二间隙壁的材料为氮化物。优选地，所述栅氧化物层在所述第一区域和所述第二区域的厚度大于所述沟道中心区域的厚度。本专利技术还提供一种半导体器件结构，包括半导体衬底；在所述半导体衬底上形成的栅极，以及位于所述栅极两侧的所述半导体衬底中的源极和漏极，所述栅极包括栅氧化物层，且所述栅极与所述源极和所述漏极的重叠区域的所述栅氧化物层的厚度大于所述沟道区域的所述栅氧化物层的厚度。优选地，所述栅极与所述源极和所述漏极的重叠区域的所述半导体衬底中掺杂有弗I。本专利技术通过控制第一区域和第二区域中掺杂氟的特性并结合随后的栅氧化物层的形成工艺，分别控制第一区域A和第二区域B上的栅氧化物层的厚度以及沟道中心区域C上的栅氧化物层的厚度，进而可以减小、甚至避免在栅极与源极/漏极之间的重叠区域产生GIDL电流的同时，保证沟道中心区域的性能，进而达到对MOS器件的性能不产生影响的目的。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中， 图I是形成GIDL电流的原理的不意图； 图2是根据本专利技术一个实施方式制作半导体器件结构的工艺流程 图3A-3G为根据本专利技术一个实施方式制作半导体器件的工艺流程中各步骤所获得的器件的剖视 图4A-4G为根据本专利技术另一个实施方式制作半导体器件的工艺流程中各步骤所获得的器件的剖视图；和 图5A-5H为根据本专利技术一个具体实施例来制作半导体器件结构过程中各步骤所获得的器件的剖视图。具体实施例方式接下来，将结合附图更加完整地描述本专利技术，附图中示出了本专利技术的实施例。但是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。图2本文档来自技高网...

【技术保护点】
一种半导体器件结构的制作方法，其特征在于，包括：a）提供半导体衬底；b）在所述半导体衬底上形成覆盖层，所述覆盖层位于所述半导体衬底的沟道中心区域上，所述沟道中心区域为待形成的栅极正下方的沟道区域；c）在所述半导体衬底的未被所述覆盖层覆盖的区域掺杂氟；d）在所述覆盖层的两侧形成侧墙，所述侧墙位于第一区域和第二区域上，所述第一区域为待形成的栅极与待形成的源极的重叠区，所述第二区域为所述待形成的栅极与待形成的漏极的重叠区；e）在所述侧墙的外侧形成牺牲层；?f）去除所述覆盖层和所述侧墙，以在所述牺牲层中形成暴露所述半导体衬底的开口，所述开口位于所述第一区域、所述沟道中心区域和所述第二区域；以及g）在所述开口内的所述半导体衬底上形成栅氧化物层。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘金华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：