一种半导体结构及其制造方法技术

本发明专利技术提供了一种半导体结构及其制造方法，该方法包括以下步骤：提供衬底，在所述衬底上形成介质层和伪栅层；对所述伪栅层进行掺杂并退火；对所述伪栅层进行图形化，并形成伪栅，所述伪栅的顶部截面大于所述伪栅的底部截面；形成侧墙、源/漏区；沉积层间介质层并平坦化；去除伪栅以在所述侧墙内形成开口；在所述开口内形成栅极。相应地，本发明专利技术还提供了一种半导体结构。本发明专利技术通过形成倒锥台形伪栅，使得在后续去除伪栅并进行栅极材料填充的过程中，减小其工艺难度，避免出现空洞，提高器件的可靠性。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及。
技术介绍
为了提高集成电路芯片的性能和集成度，器件特征尺寸按照摩尔定律不断缩小，目前已经进入纳米尺度。随着器件尺寸减小，栅介质层厚度不断减小，超薄栅介质导致较严重的栅隧穿电流，多晶硅栅的耗尽效应也使得半导体器件的性能和可靠性面临较严重的挑战。采用高K栅介质/金属栅极代替传统的SiON栅介质/多晶硅栅，几乎已经成为45纳米及其以下制程的必备技术。具体工艺方面，高K/金属栅的制作分为先栅(gate-first)工艺和后栅(gate-last)工艺。在后栅工艺中，栅极制作在源/漏区之后，避开了源/漏区退火工序的高温处理，即避免了高温工艺引起的界面反应和金属栅功函数改变、PMOS阈值 电压升高等问题。在后栅工艺中，需先形成伪栅，随后进行源/漏区离子注入以及退火操作，最后去掉伪栅，填充形成金属栅极。随着器件特征尺寸不断减小，半导体器件栅长减小到20nm及其以下，如此细小空间内进行栅极填充，会导致出现空洞空隙等，影响半导体器件的性能以及可靠性。
技术实现思路
本专利技术旨在至少解决上述技术缺陷，提供一种半导体器件的制造方法及其结构，在进行栅极材料填充的过程本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，该方法包括以下步骤：(a)提供衬底，在所述衬底上形成介质层和伪栅层；(b)对所述伪栅层进行掺杂并退火；(c)对所述伪栅层进行图形化，并形成伪栅，所述伪栅的顶部截面大于所述伪栅的底部截面；(d)形成侧墙、源/漏区；(e)沉积层间介质层并平坦化；(f)去除伪栅以在所述侧墙内形成开口；(g)在所述开口内形成栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：尹海洲，骆志炯，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
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