具有金属栅极的半导体元件的制作方法技术

本发明专利技术公开一种具有金属栅极的半导体元件的制作方法，该制作方法首先提供基底，该基底上形成有至少一第一半导体元件。接下来于该第一半导体元件内形成第一栅极沟槽，随后于该第一栅极沟槽内形成第一功函数金属层。待于该第一栅极沟槽内形成该第一功函数金属层之后，对该第一功函数金属层进行分耦式等离子体氧化处理。

【技术实现步骤摘要】
具有金属栅极的半导体元件的制作方法
本专利技术涉及一种具有金属栅极的半导体元件及其制作方法，尤指一种实施后栅极(gatelast)工艺的具有金属栅极的半导体元件及其制作方法。
技术介绍
随着半导体元件尺寸持续微缩，传统方法中利用降低栅极介电层，例如降低二氧化硅层厚度，以达到最佳化目的的方法，面临到因电子的穿隧效应(tunnelingeffect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，高介电常数(highdielectricconstant，以下简称为high-k)材料因具有可有效降低物理极限厚度，并且在相同的等效氧化厚度(equivalentoxidethickness，EOT)下，有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。而传统的栅极材料多晶硅则面临硼穿透(boronpenetration)效应，导致元件效能降低等问题；且多晶硅栅极还遭遇难以避免的耗层效应(depletioneffect)，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。针对此问题，半导体业界更提出以新的栅极材料，例如利用具有功函数(workfunction)金属层的金属栅极来取代传统的多晶硅栅极，用以作为匹配high-k栅极介电层的控制电极。然而，即使利用high-k栅极介电层取代传统二氧化硅或氮氧化硅介电层，并以具有匹配功函数的金属栅极取代传统多晶硅栅极，如何持续地增加半导体元件效能，例如能确保N型金属氧化物半导体(n-typemetal-oxide-semiconductor，nMOS)晶体管的金属栅极具有4.1电子伏特(eV)左右的功函数，以及确保p型金属氧化物半导体(p-typemetal-oxide-semiconductor，pMOS)晶体管的金属栅极具有5.1eV左右的功函数，一直为半导体业者所欲解决的问题。
技术实现思路
因此，本专利技术的目的之一在于提供一种金属栅极的制作方法，以可确保nMOS晶体管或pMOS晶体管的金属栅极具有所需的功函数。根据本专利技术所提供的权利要求，提供一种具有金属栅极的半导体元件的制作方法，该制作方法首先提供基底，该基底上形成有至少一第一半导体元件。接下来于该第一半导体元件内形成第一栅极沟槽，随后于该第一栅极沟槽内形成第一功函数金属层。待于该第一栅极沟槽内形成该第一功函数金属层之后，对该第一功函数金属层进行分耦式等离子体氧化(decoupledplasmaoxidation，以下简称为DPO)处理。根据本专利技术所提供的具有金属栅极的半导体元件的制作方法，于半导体元件，尤其是P型半导体元件的栅极沟槽内形成该第一功函数金属层之后，进行DPO处理，由此调整该第一功函数金属层的功函数至目标功函数。此外，由于DPO处理后的第一功函数金属层已具有目标功函数，因此本专利技术所提供的具有金属栅极的半导体元件的制作方法甚至可取代已知的金属后热处理(post-metalanneal)，并由此避免因金属后热处理而造成的影响。换句话说，本专利技术所提供的具有金属栅极的半导体元件的制作方法不仅可确保半导体元件的金属栅极皆具有符合要求的功函数，更进一步确保具有金属栅极的半导体元件的电性表现。附图说明图1至图5为本专利技术所提供的具有金属栅极的半导体元件的制作方法的第一优选实施例的示意图。图6至图10为本专利技术所提供的具有金属栅极的半导体元件的制作方法的第二优选实施例的示意图。附图标记说明100、200基底102、202浅沟绝缘104、204高介电常数栅极介电层106、206底部阻障层108、208蚀刻停止层110、210第一半导体元件112、212第二半导体元件120、220第一轻掺杂漏极122、222第二轻掺杂漏极124、224间隙壁130、230第一源极/漏极132、232第二源极/漏极134、234金属硅化物140、240接触洞蚀刻停止层142、242内层介电层150、250第一栅极沟槽152、252第二栅极沟槽160、260第一功函数金属层162、262分耦式等离子体氧化处理170、270第二功函数金属层172、272分耦式等离子体氮化处理174、274热处理180、280填充金属层190、290第一金属栅极192、292第二金属栅极具体实施方式请参阅图1至图5，图1至图5为本专利技术所提供的具有金属栅极的半导体元件的制作方法的第一优选实施例的示意图。如图1所示，本优选实施例首先提供基底100，例如硅基底、含硅基底、或硅覆绝缘(silicon-on-insulator，SOI)基底。基底100上形成有第一半导体元件110与第二半导体元件112，而第一半导体元件110与第二半导体元件112之间的基底100内形成有提供电性隔离的浅沟隔离(shallowtrenchisolation，STI)102。第一半导体元件110具有第一导电型式，而第二半导体元件112具有第二导电型式，且第一导电型式与第二导电型式互补(complementary)。在本优选实施例中，第一半导体元件110为p型半导体元件；而第二半导体元件112为n型半导体元件。请参阅图1。第一半导体元件110与第二半导体元件112各包括栅极介电层104、底部阻障层(bottombarrierlayer)106与虚置栅极(图未示)如多晶硅层。栅极介电层104可为传统二氧化硅层或高介电常数栅极介电层或其组合；而底部阻障层106则包括氮化钛(titaniumnitride，TiN)，但不限于此。此外第一半导体元件110与第二半导体元件112分别包括第一轻掺杂漏极(lightdopeddrain，LDD)120与第二轻掺杂漏极(LDD)122、间隙壁124、与第一源极/漏极130与第二源极/漏极132。另外，第一源极/漏极130与第二源极/漏极132的表面分别包括有金属硅化物134。而在第一半导体元件110与第二半导体元件112上，依序形成接触洞蚀刻停止层(contactetchstoplayer，CESL)140与内层介电(inter-layerdielectric，ILD)层142。上述元件的制作步骤以及材料选择，甚至是半导体业界中为提供应力作用还改善电性表现而实施选择性外延成长(selectiveepitaxialgrowth，SEG)方法形成源极/漏极130、132等皆为该领域的人士所熟知，故于此皆不再赘述。请继续参阅图1。在形成接触洞蚀刻停止层(CESL)140与内层介电(ILD)层142后，通过平坦化工艺移除部分的接触洞蚀刻停止层(CESL)140与内层介电(ILD)层142，直至暴露出第一半导体元件110与第二半导体元件112的虚置栅极，随后利用适合的蚀刻工艺移除第一半导体元件110与第二半导体元件112的虚置栅极，而同时于第一半导体元件110与第二半导体元件112内分别形成第一栅极沟槽150与第二栅极沟槽152。值得注意的是，本优选实施例可与先栅极介电层(high-kfirst)工艺整合，此时栅极介电层104包括高介电常数(highdielectricconstant，high-k)栅极介电层，其可以是金属氧化物层，例如稀土金属氧化物层。该高介电常数栅极介本文档来自技高网...

【技术保护点】
一种具有金属栅极的半导体元件的制作方法，包括：提供基底，该基底上形成有至少一第一半导体元件；于该第一半导体元件内形成第一栅极沟槽；于该第一栅极沟槽内形成第一功函数金属层；以及对该第一功函数金属层进行分耦式等离子体氧化处理。

【技术特征摘要】
1.一种具有金属栅极的半导体元件的制作方法，包括：提供基底，该基底上形成有第一半导体元件和第二半导体元件；于该第一半导体元件内形成第一栅极沟槽，并于该第二半导体元件内形成第二栅极沟槽；于该第一栅极沟槽内形成具有p型导电型式的第一功函数金属层，并对该第一功函数金属层进行分耦式等离子体氧化(DPO)处理；以及于该第二栅极沟槽内形成具有n型导电型式的第二功函数金属层；并对该第二功函数金属层进行分耦式等离子体氮化(DPN)处理。2.如权利要求1所述的制作方法，其中该分耦式等离子体氧化处理具有一第一工艺温度，且该第一工艺温度小于400℃。3.如权利要求2所述的制作方法，其中该工艺温度介于室温与200℃之间。4.如权利要求1所述的制作方法，其中该分耦式等离子体氧化处理还包括通入氮气或氩气的步骤。5.如权利要求1所述的制作方法，其中该第一半导体元件为P型半导体元件。6.如...

【专利技术属性】
技术研发人员：王俞仁，孙德霖，赖思豪，陈柏均，林志勋，蔡哲男，林君玲，叶秋显，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：