本申请公开了一种半导体器件结构及其制作方法、及半导体鳍制作方法。该半导体器件结构制作方法包括：提供半导体衬底；在半导体衬底上沿第一方向形成鳍；在半导体衬底上沿与第一方向交叉的第二方向形成栅极线，所述栅极线经由栅介质层与鳍相交；绕所述栅极线形成电介质侧墙；以及在预定区域处，实现器件间电隔离，被隔离的栅极线部分形成相应单元器件的栅电极。
【技术实现步骤摘要】
本专利技术涉及半导体领域，更具体地，涉及一种带有鳍的半导体器件结构及其制作方法，其中能够高质量地形成栅电极图案，还涉及一种半导体鳍制作方法，其中能够高质量地形成半导体鳍图案。
技术介绍
随着集成密度的日益提高，鳍式晶体管结构如FinFET(鳍式场效应晶体管)由于其良好的电学性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。图I中示出了示例FinFET的透视图。如图I所示，该FinFET包括体Si半导体衬底101 ;在体Si半导体衬底101上形成的鳍102 ;与鳍102相交的栅电极103，栅电极103与鳍102之间设有栅介 质层104;以及隔离区(如SiO2) 105。在该FinFET中，在栅电极103的控制下，在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图I中箭头所示。也即，鳍102位于栅电极103之下的部分充当沟道区，源极区、漏极区则分别位于沟道区两侧。在图I的示例中，FinFET形成于体半导体衬底上，但是FinFET也可以形成于其他形式的衬底如SOI (绝缘体上半导体)衬底上。另外，图I所示的FET由于在鳍102的三个侧壁上均能产生沟道，从而也称作3栅FET。例如，通过在鳍102的顶壁与栅电极103之间设置隔离层(例如氮化物)来形成2栅FET，此时在鳍102的顶壁上不会产生沟道。另外，为了增强驱动能力以提供更高性能，可以将多个鳍连接在一起形成同一器件。参见图2，三个鳍102a、102b、102c受相同栅电极103的控制，且它们可以连接到相同的源极和漏极(图中未示出)，从而图2所示的该FinFET的电流驱动能力大大增加。图2中其余标记与图I中相同。图3示出了实际制造的FinFET中鳍102与栅电极103的形貌的照片。但是，随着器件特征尺寸的日益缩小，要为鳍式晶体管形成栅电极变得越来越困难。有鉴于此，需要提供一种新颖的带有鳍的半导体器件结构及其制作方法。
技术实现思路
本专利技术的目的在于提供一种半导体器件结构及其制作方法，以克服上述现有技术中的问题。根据本专利技术的一个方面，提供了一种制作半导体器件结构的方法，包括提供半导体衬底；在半导体衬底上沿第一方向形成鳍；在半导体衬底上沿与第一方向交叉的第二方向形成栅极线，所述栅极线经由栅介质层与鳍相交；绕所述栅极线形成电介质侧墙；以及在预定区域处，实现器件间电隔离，被隔离的栅极线部分形成相应单元器件的栅电极。根据本专利技术的另一方面，提供了一种半导体器件结构，包括半导体衬底；在半导体衬底上形成的多个单元器件，每一单元器件包括沿第一方向延伸的鳍；沿与第一方向交叉的第二方向延伸的栅电极，所述栅电极经由栅介质层与鳍相交；以及在所述栅电极两侧形成的电介质侧墙，其中，沿第二方向相邻的单元器件各自的栅电极和电介质侧墙分别由沿第二方向延伸的同一栅极线和同一电介质侧墙层形成，所述栅极线在所述相邻的单元器件之间的预定区域中包括电隔离部，所述电介质侧墙层仅在所述栅极线外侧延伸。根据本专利技术的再一方面，提供了一种制作半导体鳍的方法，包括提供半导体衬底，所述半导体衬底上包括鳍材料层；对所述鳍材料层进行构图，形成至少一条沿第一方向延伸的鳍线；在预定区域处，对所述至少一条鳍线进行电隔离，使得所述鳍线被隔离为多个半导体鳍。在本专利技术中，在形成了电介质侧墙之后，再进行各器件之间的电隔离操作例如切断或氧化。因此，电介质侧墙材料没有延伸进入相邻的单元器件的相对栅电极端面之间，从而不会如现有技术中那样由于切口处存在侧墙材料而出现孔洞等缺陷，并因为可以减少器件间的最小电隔离距离从而可以增加器件的集成度，降低集成电路的制造成本。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中图I示出了示例FinFET的透视图；图2示出了实际制造的FinFET中鳍与栅电极的形貌的照片；图3示出了常规工艺中FinFET的鳍的形成，其中(a)为顶视图，(b)为沿(a)中A-A'线的截面图；图4示出了在图3所示的结构上形成栅介质层和栅电极层之后得到的结构；图5-7示出了常规工艺中FinFET的栅堆叠构图，其中(a)为顶视图，(b)为沿(a)中A-A'线的截面图；图8示出了常规工艺中最终形成的栅电极以及绕栅电极形成的栅侧墙；图9-11示出了根据本专利技术第一实施例的半导体器件结构的制作流程，其中(a)为顶视图，(b)为沿(a)中A-A'线的截面图；图12-15示出了根据本专利技术第二实施例的半导体器件结构的制作流程，其中(a)为顶视图，(b)为沿(a)中A-A'线的截面图；图16-18示出了根据本专利技术第三实施例的鳍的制作流程，其中(a)为顶视图，(b)为沿(a)中A-A'线的截面图。具体实施例方式以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。在附图中示出了根据本专利技术实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在描述本专利技术的实施例之前，先简要介绍常规工艺中FinFET栅堆叠的形成方法。如图3所示，首先在半导体衬底上形成鳍。在图3所示的示例中，半导体衬底为SOI衬底，包括两个Si层200和202以及嵌于它们之间的SiO2层201。通过以构图的硬掩膜层203 (如Si3N4)为掩膜，对Si层202进行刻蚀，形成鳍。尽管在该示例中半导体衬底包括Si且构成鳍的半导体材料也包括Si，但是本领域技术人员能够理解，半导体衬底和/或鳍可以包括任意合适的半导体材料，如Ge、GaN、InP等。在以下的描述中，同样以SOI衬底为例，但是本专利技术不限于此。硬掩膜层203可以去除，这样随后制造的栅电极能够经由栅介质层与鳍202的三个侧壁相接触，从而形成3栅(Tri-Gate)FET。当然，硬掩膜层203也可以保留，这样随后制造的栅电极经由栅介质层只与鳍202的两个侧壁相接触(顶壁上由于存在硬掩膜层203从而不受栅电极的控制而产生沟道)，从而形成2栅FET。下文均以3栅FET为例进行描述。但是本领域技术人员应当理解，本专利技术同样可·以适用于2栅FET以及其他带有鳍的半导体器件结构。接下来，如图4所示，在形成有鳍的半导体衬底上依次形成栅介质层203 (如，高k栅介质层)和栅电极层204 (如,金属栅电极层)。然后，对栅介质层203和栅电极层204进行构图，以形成最终的栅堆叠。具体地，参见图5(a)，其中以顶视图示出了半导体衬底，该半导体衬底上如图4所示形成有鳍202的图案(注意，图4中示出了图5(a)中所示结构的一部分，故两者看起来不一样)，并且形成有栅介质层203和栅电极层204。但是，为清楚起见，该顶视图中并没有示出栅介质层203和栅电极层204 (以下各顶视图中同样如此)。在该结构上，通过涂覆光刻胶并利用掩模进行曝光，然后显影，获得与将要形成的栅极线图案相对应的光刻胶线本文档来自技高网...
【技术保护点】
一种制作半导体器件结构的方法，包括：提供半导体衬底；在半导体衬底上沿第一方向形成鳍；在半导体衬底上沿与第一方向交叉的第二方向形成栅极线，所述栅极线经由栅介质层与鳍相交；绕所述栅极线形成电介质侧墙；以及在预定区域处，实现器件间电隔离，被隔离的栅极线部分形成相应单元器件的栅电极。
【技术特征摘要】
【专利技术属性】
技术研发人员：钟汇才，梁擎擎，罗军，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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