栅极的制作方法技术

本发明专利技术提供了一种栅极的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有多晶硅层、硬掩膜层、抗反射层和光刻胶层；以所述抗刻蚀层和光刻胶层为掩膜，对硬掩膜层进行刻蚀；采用SiCoNi工艺对刻蚀后的硬掩膜层进行消减，直至消减后的硬掩膜层的特征尺寸达到工艺要求；以消减后的硬掩膜层为掩膜，刻蚀所述多晶硅层，形成栅极。本发明专利技术能更加精确地控制硬掩膜层削减时的厚度和形貌，最终能够获得更小的CD的栅极并能够改善栅极的形貌。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及。
技术介绍
在半导体发展工艺中，一个集成电路(integrated circuit,简称IC)往往包括了上百万个电子器件，而随着工艺的发展以及不断提升的应用要求，集成电路向微细化、多层化、平坦化、薄型化发展，而超大规模的集成电路中，仅仅几毫米见方的硅片上集成上万至百万晶体管。而随着器件尺寸的进一步缩小，其制造工艺要求也经受着重大挑战。其中，在MOS晶体管器件和电路制备中，随着器件尺寸缩小，如何在衬底上形成更小的形状规整的多晶 栅不断冲击着现有半导体制备技术。在常规技术中，人们一直以来都是在刻蚀的过程中对多晶栅的硬掩膜进行削减(trim),使其小到一定特征尺寸(⑶，characterized dimension),然后通过对硬掩膜的刻蚀来得到一定特征尺寸的多晶栅极。但是通过刻蚀过程来削减硬掩膜，其消减的过程不是完全线性的，因此当需要削减的时间较长时，对CD的控制会不精确，而且刻蚀削减所形成的硬掩膜形貌不够保型，对后续多晶硅栅的刻蚀会产生不利的影响。具体地，请结合图f图4所示的现有的。首先，请参考图1，提供半导体衬底10，所述半导体衬底10上依次形成有多晶硅层11、硬掩膜层12、抗反射层13和光刻胶层14。然后，请参考图2，以所述抗反射层13和光刻胶层14为掩膜，对所述硬掩膜层12进行刻蚀工艺，之后利用含氯的等离子体对所述硬掩膜层12进行削减，目的是使其小到一定特征尺寸((^,characterized dimension)。接着,请参考图3,去除所述光刻胶层14,然后通过以所述硬掩膜层12为掩膜刻蚀多晶硅层12，形成多晶硅栅极。最后，参考图4，去除所述硬掩膜层12。如图2所示，在利用含有氯的等离子体对所述硬掩膜层12进行削减时，由于削减的时间太长会无法精确控制削减后的硬掩膜层12的特征尺寸，因此会影响硬掩膜层12的形貌，最终不利于形成多晶硅栅极的形貌。
技术实现思路
本专利技术解决的问题是提供了一种，能更加精确地控制硬掩膜层削减时的厚度和形貌，最终能够获得更小的CD的栅极并能够改善栅极的形貌。为了解决上述问题，本专利技术提供一种，包括提供半导体衬底，所述半导体衬底上形成有多晶硅层、硬掩膜层、抗反射层和光刻胶层；以所述抗刻蚀层和光刻胶层为掩膜，对硬掩膜层进行刻蚀；采用SiCoNi工艺对刻蚀后的硬掩膜层进行消减，直至消减后的硬掩膜层的特征尺寸达到工艺要求；以消减后的硬掩膜层为掩膜，刻蚀所述多晶硅层，形成栅极。可选地，所述光刻胶层的厚度为1000-4000埃。可选地，所述硬掩膜层的材质为氧化硅、氮化硅或两者的结合。可选地，所述硬掩膜层的厚度范围为200-4000埃。可选地，所述多晶硅层的厚度范围为400-1500埃。与现有技术相比，本专利技术具有以下优点本专利技术采用SiCoNi工艺对硅和氧化硅\氮化硅的刻蚀选择比高，能更加精确地控制硬掩膜层削减时的厚度和形貌，最终能够获得更小的CD的栅极并且能够改善最终形成的栅极的形貌。 附图说明图I-图4是现有技术的剖面结构示意图；图5是本专利技术一个实施例的流程示意图；图6-图9是本专利技术一个实施例的剖面结构示意图。具体实施例方式为了更好地控制硬掩膜层的厚度和形貌，更加精确地控制硬掩膜层的特征尺寸，形成精确特征尺寸和形貌的栅极，本专利技术提供一种，请参考图5所示的本专利技术一个实施例的流程图，所述方法包括步骤SI，提供半导体衬底，所述半导体衬底上形成有多晶硅层、硬掩膜层、抗反射层和光刻胶层；步骤S2，以所述抗刻蚀层和光刻胶层为掩膜，对硬掩膜层进行刻蚀；步骤S3，采用SiCoNi工艺对刻蚀后的硬掩膜层进行消减，直至消减后的硬掩膜层的特征尺寸达到工艺要求；步骤S4，以消减后的硬掩膜层为掩膜，刻蚀所述多晶硅层，形成栅极。下面结合具体的实施例对本专利技术的技术方案进行说明。为了更好地说明本专利技术的技术方案，请参考图6-图9所示的本专利技术一个实施例的剖面结构示意图。首先，请参考图6，提供半导体衬底100，所述半导体衬底100上形成有多晶硅层110、硬掩膜层120、抗反射层130和光刻胶层140。所述半导体衬底100的材质为硅。所述多晶硅层110的厚度范围为400-1500埃，比如所述多晶硅层110的厚度可以为400埃、800埃、1100埃、1500埃。所述抗反射层130的材质为200-1000埃。所述光刻胶层为193纳米光刻胶，其厚度范围为1000-4000埃。所述硬掩膜层120的材质可以为氧化硅、氮化硅或两者的结合。作为一个实施例，所述硬掩膜层120的材质为氧化硅。所述硬掩膜层120的厚度范围为200-4000埃。然后，请参考图7，以所述抗刻蚀层130和光刻胶层140为掩膜，对硬掩膜层120进行刻蚀。然后，采用SiCoNi工艺对刻蚀后的硬掩膜层120进行消减，直至消减后的硬掩膜层120的特征尺寸达到工艺要求。SiCoNi作为低强度高精度的化学刻蚀方法，其对硅和氧化硅\氮化硅具有较高的刻蚀选择比，因此能够更加精确的控制刻蚀工艺的精度，有利于控制消减后的硬掩膜层120的形状和尺寸。接着，请参考图8，在SiCoNi工艺之后，去除硬掩膜层120上方残留的抗刻蚀层130和光刻胶层140，然后，以消减后的硬掩膜层120为掩膜，刻蚀所述多晶硅层110，形成栅极。最后，请参考图9,去除所述硬掩膜层120。综上，本专利技术采用SiCoNi工艺对硅和氧化硅\氮化硅的刻蚀选择比高，能更加精确地控制硬掩膜层削减时的厚度和形貌，最终能够获得更小的CD的栅极并且能够改善最终形成的栅极的形貌。因此，上述较佳实施例仅为说明本专利技术的技术构思及特点，其目的在于让熟悉此 项技术的人士能够了解本专利技术的内容并据以实施，并不能以此限制本专利技术的保护范围。凡根据本专利技术精神实质所作的等效变化或修饰，都应涵盖在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
一种栅极的制作方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上形成有多晶硅层、硬掩膜层、抗反射层和光刻胶层；以所述抗刻蚀层和光刻胶层为掩膜，对硬掩膜层进行刻蚀；采用SiCoNi工艺对刻蚀后的硬掩膜层进行消减，直至消减后的硬掩膜层的特征尺寸达到工艺要求；以消减后的硬掩膜层为掩膜，刻蚀所述多晶硅层，形成栅极。

【技术特征摘要】
1.一种栅极的制作方法，其特征在于，包括 提供半导体衬底，所述半导体衬底上形成有多晶硅层、硬掩膜层、抗反射层和光刻胶层； 以所述抗刻蚀层和光刻胶层为掩膜，对硬掩膜层进行刻蚀； 采用SiCoNi工艺对刻蚀后的硬掩膜层进行消减，直至消减后的硬掩膜层的特征尺寸达到工艺要求； 以消减后的硬掩膜层为掩膜，刻蚀所述多晶硅层，形成栅极。2.如权利要求I所述的栅极...

【专利技术属性】
技术研发人员：周军，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：