形成一种集成电路，其包括MOS晶体管、漏极区中的场氧化物元件、沟道区上方的第一栅极区段和场氧化物元件上方的第二栅极区段，所述MOS晶体管具有邻近沟道区的漏极漂移区，其中间隙在栅极区段之间，使得至少一半的漂移区不被栅极覆盖。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路，并更具体地涉及集成电路中的MOS晶体管。
技术介绍
集成电路可包括金属氧化物半导体(MOS)晶体管，所述MOS晶体管在邻近沟道区的漏极区中具有漂移区，如横向扩散金属氧化物半导体(LDMOS)晶体管、扩散金属氧化物半导体(DMOS)晶体管或漏极扩展金属氧化物半导体(DEMOS)晶体管。漏极区中的场氧化物元件位于漂移区和漏极接触区之间。MOS晶体管的栅极从沟道区和漂移区上方的源极区延伸，并与场氧化物元件重叠。由栅极和漂移区重叠导致的电容增加了总的栅极电容，其可以不期望地降低MOS晶体管的最大有效工作频率。
技术实现思路
集成电路包括MOS晶体管，以及在邻近漂移区与沟道区相对的漏极区中的漏极绝缘体，所述MOS晶体管具有在邻近MOS晶体管的沟道区的MOS晶体管的漏极区中的漂移区。MOS晶体管的栅极在两个区段中形成；第一栅极区段位于沟道区上方，而第二栅极区段位于漏极绝缘体上方。至少一半的漂移区不被栅极覆盖。在第一产品实施例中，第一栅极区段没有将栅极材料的元件连接到漂移区上方的第二栅极区段。在第二产品实施例中，第一栅极区段通过栅极材料的元件连接到第二栅极区段。本专利技术还描述了形成集成电路的方法。附图说明图1示出了包括根据第一产品实施例形成的MOS晶体管的集成电路。图2示出了包括根据第二产品实施例形成的MOS晶体管的集成电路。图3A-3D是包括MOS晶体管的集成电路的截面图，其参考根据连续制造阶段描述的第一方法实施例形成的第一产品实施例或第二产品实施例而说明。图4A和4B是包括MOS晶体管的集成电路的截面图，其参考根据连续制造阶段描述的第二方法实施例形成的第一产品实施例或第二产品实施例而说明。具体实施例方式图1示出了包括根据第一产品实施例形成的MOS晶体管102的集成电路100。集成电路100在衬底104中和其上形成。MOS晶体管102包括形成在衬底104中的漏极区106，所述漏极区106邻近MOS晶体管102的沟道区108。漏极绝缘体110在漏极区106中形成。漏极绝缘体110可以例如是场氧化物的元件。漏极绝缘体110和沟道区108之间的部分漏极区106是漂移区112。邻近漏极绝缘体110与漂移区112相对的部分漏极区106是漏极接触区114。附加的场氧化物元件116可以形成在邻近MOS晶体管102的衬底104中。栅极电介质层118在沟道区108上方的衬底104的顶表面上形成。第一栅极区段120在沟道区108上方的栅极电介质层118的顶表面上形成，其可选地与漂移区112重叠。第二栅极区段122在漏极绝缘体110上方形成。在第一产品实施例的一个版本中，第二栅极区段122不与漂移区112重叠。至少一半的漂移区112不通过栅极材料覆盖。在第一产品实施例的一个版本中，第一栅极区段120不通过漂移区112上方的任何栅极材料连接到第二栅极区段122。侧壁124可在最远离漂移区112的第一栅极区段120和第二栅极区段122的侧表面上形成。侧壁材料126可以可选地在最靠近漂移区112的第一栅极区段120和第二栅极区段122的侧表面上形成，且可阻断来自第一栅极区段120和第二栅极区段122之间间隙下的漂移区112的部分或所有源极/漏极注入。MOS晶体管102的源极区128形成在邻近第一栅极区段120的衬底104中。重度掺杂的漏极接触层130可在漏极接触区114中形成。形成包括第一栅极区段120和第二栅极区段122的MOS晶体管102，以便至少一半的漂移区112不被栅极材料覆盖，这可期望地降低栅极漏极电容，同时提供期望的MOS晶体管102的工作漏极电压。降低的栅极漏极电容可以例如有利地允许更快的MOS晶体管102的开关。在本实施例的一个版本中，第二栅极区段122可经配置独立地偏离于第一栅极区段120，这可以有利地允许MOS晶体管102在比第二栅极区段122被电连接到第一栅极区段120的实施例更高的漏极电压下工作。图2示出了包括根据第二产品实施例形成的MOS晶体管202的集成电路200。集成电路200在衬底204中和衬底204上形成。MOS晶体管202包括邻近沟道区208的漏极区206和漏极绝缘体210，参考图1所述。漏极区206包括漂移区212和漏极接触区214，参考图1所述。附加的场氧化物元件216可在邻近MOS晶体管202的衬底204中形成。栅极电介质层218在沟道区208和漂移区212上方的衬底204的顶表面上形成。栅极220在栅极电介质层218的顶表面上和漏极绝缘体210上方形成。栅极220包括在沟道区208上方的第一栅极区段222，在漏极绝缘体210上方的第二栅极区段224，以及由与第一栅极区段222和第二栅极区段224相同的材料构成的两个或多个栅极连接元件226，其连接第一栅极区段222到第二栅极区段224。每个栅极连接元件226与紧邻的栅极连接元件226分隔小于2微米。至少一半的漂移区212不被栅极220覆盖。在第二产品实施例的一个版本中，第二栅极区段224不与漂移区212重叠。侧壁228可形成在最远离漂移区212的第一栅极区段222和第二栅极区段224的侧表面上。侧壁材料230可以可选地形成在最靠近漂移区212的第一栅极区段222、第二栅极区段224和栅极连接元件226的侧表面上，且可阻断来自第一栅极区段222、第二栅极区段224和栅极连接元件226之间的间隙下的漂移区212的部分或所有源极/漏极注入。MOS晶体管202的源极区232形成在邻近第一栅极区段222的衬底204中。重度掺杂的漏极接触层234可在漏极接触区214中形成。形成MOS晶体管202，以便至少一半的漂移区212不被栅极材料覆盖，这可期望地降低栅极漏极电容。降低的栅极漏极电容可以例如有利地允许更快的MOS晶体管202的开关。形成栅极220使得栅极连接元件226与紧邻的栅极连接元件226分隔小于2微米，其可降低栅极电介质层218中的电场，有利地允许MOS晶体管202以比不具有这样配置的栅极连接元件226的类似MOS晶体管更高的漏极电压工作。图3A-3D说明了参考根据连续制造阶段示出的第一方法实施例形成的第一产品实施例或第二产品实施例描述的包括MOS晶体管的集成电路。集成电路300形成在衬底302中和衬底302上，其可以是单晶娃晶圆、绝缘体上娃(SOI)晶圆、具有不同晶体取向的区域的混合取向技术(HOT)晶圆，或适于集成电路300制造的其它材料。漏极区304在衬底302中形成,例如通过离子注入漏极系列掺杂物(drain set of dopants)到衬底中，并执行热驱动从而扩散漏极系列掺杂物到期望的深度和横向范围中。在MOS晶体管的η沟道版本中，漏极系列掺杂物包括η型掺杂物，例如磷、砷和/或锑。在MOS晶体管的P沟道版本中，漏极系列掺杂物包括P型掺杂物，例如硼、镓和/或铟。漏极区304定位为紧邻MOS晶体管的沟道区306。漏极绝缘体308形成在漏极区304中。漏极绝缘体308可以例如是场氧化物元件。场氧化物可以例如主要由厚度为250纳米到600纳米的二氧化硅组成。场氧化物元件可以通过图1A示出的浅沟槽隔离(STI)方法、通过局部氧化硅(LOCOS)方法或通过其它方法形成。STI方法可包括以下步骤:在衬底302上形成氧化层，本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：S·P·彭哈卡，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：
国别省市：
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