具有不对称栅极的垂直晶体管制造技术

一种晶体管结构被形成为包含衬底以及位于所述衬底上方的源极、漏极和沟道，所述沟道被垂直地设置在所述源极与所述漏极之间。所述沟道被耦接至栅极导体，所述栅极导体经由栅极电介质材料层围绕所述沟道，所述栅极电介质材料层围绕所述沟道。所述栅极导体由具有第一功函数的第一导电材料和具有第二功函数的第二导电材料构成，所述第一导电材料围绕所述沟道的长度的第一部分，所述第二导电材料围绕所述沟道的长度的第二部分。还公开了一种制造所述晶体管结构的方法。可将所述晶体管结构表征为具有不对称栅极的垂直场效应晶体管。

Vertical transistor with asymmetrical gate

A transistor structure is formed to include a substrate and a source, drain, and channel located above the substrate, the channel being vertically disposed between the source and the drain. The channel is coupled to the gate conductor, the gate conductor surrounding the channel through the gate dielectric material layer, the gate dielectric material layer surrounding the channel. The gate conductor is formed of a first conductive material having a first function and a second conductive material has second function, the first part of the length of the first conductive material around the channel, the length of the second conductive material around the channel of the second part. A method of manufacturing the transistor structure is also disclosed. The transistor structure can be characterized as a vertical field effect transistor having an asymmetrical gate.

【技术实现步骤摘要】
【国外来华专利技术】具有不对称栅极的垂直晶体管
本专利技术的示例性实施例一般而言涉及晶体管器件，更具体而言，涉及不对称栅极垂直晶体管器件及其制造方法。
技术介绍
不对称的晶体管器件可以提供增强的电流处理并提高输出电阻。然而，很难将不对称晶体管器件制造为具有这样的横向结构：其中，栅极特性以平行于下方沟道的方式改变。各种垂直沟道晶体管器件在先前已被提出。举例来说，可以参考IEEETRANSACTIONSONELECTRONDEVICES，2006年5月第53卷第5期中EnricoGili、V.DominikKunz、TakashiUchino、MohammadM.AlHakim、C.H.deGroot、PeterAshburn及StephenHall的“AsymmetricGate-InducedDrainLeakageandBodyLeakageinVerticalMOSFETsWithReducedParasiticCapacitance”；以及IEEETRANSACTIONSONELECTRONDEVICES，2003年5月第50卷第5期中HaitaoLiu、ZhibinXiong以及JohnnyK.O.Sin的“AnUltrathinVerticalChannelMOSFETforSub-100-nmApplications”。也可以参考2004年2月3日LeoMathew与MichaelSadd的序列号为6,686,245的美国专利“VerticalMOSFETwithAsymmetricGatestructure”。
技术实现思路
在本专利技术的示例性实施例的第一方面中，本专利技术的示例性实施例提供一种晶体管结构，所述晶体管结构包含衬底以及位于所述衬底上方的源极、漏极和沟道，所述沟道被垂直地设置在所述源极与所述漏极之间。所述沟道被耦接至栅极导体，所述栅极导体经由栅极电介质材料层围绕所述沟道，所述栅极电介质材料层围绕所述沟道。所述栅极导体由具有第一功函数的第一导电材料和具有第二功函数的第二导电材料构成，所述第一导电材料围绕所述沟道的长度的第一部分，所述第二导电材料围绕所述沟道的长度的第二部分。在本专利技术的示例性实施例的另一方面中，本专利技术的示例性实施例提供一种制造晶体管结构的方法，所述方法包含以下步骤：提供衬底；在所述衬底的表面上方形成源极、漏极及沟道，所述沟道被垂直地设置在所述源极与所述漏极之间；至少在所述沟道的侧壁之上形成栅极电介质层；以及形成栅极导体，所述栅极导体围绕所述沟道和所述栅极电介质层。所述栅极导体被形成为包含具有第一功函数的第一导电材料和具有第二功函数的第二导电材料，所述第一导电材料围绕所述沟道的长度的第一部分，所述第二导电材料围绕所述沟道的长度的第二部分。附图说明图1至12各自为示例本专利技术的实施例的放大横截面图，其中各个层厚度及其它部件未按比例绘制，其中：图1示出了包含半导体衬底及形成于半导体衬底上的材料层的叠层的示例性半导体结构；图2示出了在进行反应离子蚀刻工序以形成前体（precursor）晶体管结构之后的材料层的叠层，该前体晶体管结构具有被设置在源极层与漏极层之间的沟道层；图3示出了在前体晶体管结构的侧壁上形成间隔物（spacer）之后的前体晶体管结构；图4示出了进行热氧化工艺的可选步骤，该热氧化工艺在源极区的暴露材料之上形成氧化层；图5示出了在去除图3中形成的间隔物之后的结构；图6示出了用于形成栅极电介质层的工艺的结果；图7示出了在栅极电介质之上毯式沉积第一金属栅极导电材料层（具有第一功函数）的结果；图8示出了从前体晶体管结构的侧壁选择性去除该第一金属栅极导电材料层的结果，使得该第一金属栅极导电材料层至少覆盖并围绕沟道层的下部；图9示出了在剩余的第一金属栅极导电材料层上方以及栅极电介质的上部暴露部分上方毯式沉积（具有不同的第二功函数的）第二金属栅极导电材料层的结果；图10示出了实施化学机械抛光工艺的结果；图11示出了金属栅极凹部（recess）蚀刻工艺的结果，该金属栅极凹部蚀刻工艺减小第二金属栅极导电材料层的厚度，使得第二金属栅极导电材料层至少覆盖并围绕沟道层的上部；以及图12示出了进行未掺杂的硅酸盐玻璃工艺、图形化（pattern）以及过孔形成以制造栅极接触和漏极接触的结果而形成的nFET晶体管结构。图13A和图13B为示例出与沿着沟道的长度具有单一功函数栅极导体的常规器件（称为H栅极）相比，根据本专利技术的实施例的不对称栅极器件（称为HL栅极）在沟道中的源极注入区具有更高的电场的图。图14为示例出与沿着沟道的长度具有均匀单一功函数栅极导体的常规H栅极器件相比，HL栅极器件的在器件性能上的近似15%-20%的改善的图。具体实施方式MOSFET器件的一个重要参数是与栅极电介质接触的栅极的有效功函数（Φeff）。Φeff影响器件平带电压（Vfb）并因而控制MOSFET的阈值电压（Vt）。图1-12示出了根据本专利技术的示例性实施例的不对称栅极、垂直沟道晶体管器件（具体为nFET50）的制造。参照图1，根据本专利技术的示例性半导体结构包含半导体衬底10以及在半导体衬底10上形成的材料层叠层。半导体衬底10具有半导体材料，该半导体材料可选自但不限于硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V化合物半导体材料、II-VI化合物半导体材料、有机半导体材料以及其它化合物半导体材料。典型地，半导体衬底10的半导体材料包含硅。在半导体衬底10的半导体材料为单晶的含硅半导体材料的情况中，该单晶的含硅半导体材料优选地选自单晶硅、单晶硅碳合金、单晶硅锗合金以及单晶硅锗碳合金。半导体衬底10的半导体材料可被适当地掺杂有p型掺杂剂原子或n型掺杂剂原子，或者该材料可以是实质上未掺杂的（本征的）。半导体衬底10的掺杂剂浓度可以从1.0×1015/cm3至1.0×1019/cm3，典型地从1.0×1016/cm3至3.0×1018/cm3，虽然本文中亦考虑更低和更高的掺杂剂浓度。半导体衬底10可以为单晶的，而且可为体衬底、绝缘体上半导体（SOI）衬底或混合衬底。虽然以体衬底描述本专利技术，但本文也明确考虑将本专利技术实施于SOI衬底上或混合衬底上。浅沟槽隔离结构（未示出）可以存在并且可以包含电介质材料，如氧化硅或氮化硅，而且可以通过本
中公知的方法形成。所描述者为适合用来制造具有不对称栅极结构的垂直n型场效应晶体管（nFET）的工艺流程。以某些以下详述的修改，该工艺流程亦可适用于制造p型FET（pFET）。在衬底10上方通过外延生长，以原位掺杂（若需要的话）形成多个层，该多个层将随后被区分（图2）为源极接触12、n+Si源极区14、p型Si沟道区16、n+Si漏极区18，之后再沉积SiO2硬掩模（HM）20。源极接触12可以是例如Si衬底10的n++掺杂区而且可以具有在约10nm至约200nm范围内的示例性厚度。源极接触12也可以是由诸如与铜（Cu）层组合的钨（W）的接触区（CA）金属构成的含金属层，或者其可以仅为钨。n+Si源极区14可以掺杂n型，例如P或As，且掺杂浓度在约4×1020（及更低）至约5×1020（及更高）的范围内，而且n+Si源极区14可以具有在约10nm至约200nm范围内的示例性厚度。p本文档来自技高网...

【技术保护点】
一种晶体管结构，包含：衬底以及位于所述衬底上方的：源极；漏极；以及沟道，所述沟道被垂直地设置在所述源极与所述漏极之间且被耦接至栅极导体，所述栅极导体经由栅极电介质材料层围绕所述沟道，所述栅极电介质材料层围绕所述沟道，其中所述栅极导体由具有第一功函数的第一导电材料和具有第二功函数的第二导电材料构成，所述第一导电材料围绕所述沟道的长度的第一部分，所述第二导电材料围绕所述沟道的长度的第二部分，其中所述晶体管为n型场效应晶体管，所述第一导电材料的功函数大于所述第二导电材料的功函数，且所述第一导电材料位于比所述第二导电材料更靠近所述源极处，或者所述晶体管为p型场效应晶体管，所述第一导电材料的功函数大于所述第二导电材料的功函数，且所述第一导电材料位于比所述第二导电材料更靠近所述漏极处。

【技术特征摘要】
【国外来华专利技术】2011.10.12 US 13/271,8121.一种晶体管结构，包含：衬底以及位于所述衬底上方的：源极；漏极；以及沟道，所述沟道被垂直地设置在所述源极与所述漏极之间且被耦接至栅极导体，所述栅极导体经由栅极电介质材料层围绕所述沟道，所述栅极电介质材料层围绕所述沟道，其中所述栅极导体由具有第一功函数的第一导电材料和具有第二功函数的第二导电材料构成，所述第一导电材料围绕所述沟道的长度的第一部分，所述第二导电材料围绕所述沟道的长度的第二部分，其中所述晶体管为n型场效应晶体管，所述第一导电材料的功函数大于所述第二导电材料的功函数，且所述第一导电材料位于比所述第二导电材料更靠近所述源极处，或者所述晶体管为p型场效应晶体管，所述第一导电材料的功函数大于所述第二导电材料的功函数，且所述第一导电材料位于比所述第二导电材料更靠近所述漏极处。2.如权利要求1所述的晶体管结构，其中所述长度的所述第一部分和所述第二部分各自为所述沟道的长度的50％。3.如权利要求1所述的晶体管结构，其中所述第一功函数为5.1eV，并且其中所述第二功函数为4.1eV。4.如权利要求1所述的晶体管结构，其中所述栅极电介质材料由SiO2或SiON构成。5.如权利要求1所述的晶体管结构，其中所述栅极电介质材料由高介电常数材料构成，所述高介电常数材料由HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、其硅酸盐以及其合金中的至少一者构成，其中每个x值独立地为从0.5至3，每个y值独立地为从0至2。6.如权利要求1所述的晶体管结构，其中所述沟道的长度为40nm或更小。7.如权利要求1所述的晶体管结构，其中具有所述第一功函数的所述导电材料由钨构成，并且其中所述第二导电材料由氮化钨或铝中的一者构成。8.如权利要求1所述的晶体管结构，其中所述源极被设置在所述衬底上方，且进一步包含源极接触层，所述...

【专利技术属性】
技术研发人员：郭德超，袁骏，K·K·H·黄，汉述仁，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国,US