一种平面栅电荷存储型IGBT，属于功率半导体器件技术领域。本发明专利技术在传统平面栅电荷存储型IGBT的基础上，在N型漂移区和N型电荷存储层之间引入一层P型埋层；通过P型埋层引入的附加PN结和电荷的电场调制作用，屏蔽了高掺杂N型电荷存储层对器件击穿电压的不利影响，从而使器件获得高的击穿电压；同时由于P型埋层对N型电荷存储层的电场屏蔽作用，本发明专利技术可采用较高的N型电荷存储层掺杂浓度，从而可增强器件N型漂移区内的电导调制并优化N型漂移区内的载流子分布，从而使器件获得更低的正向导通压降以及更好的正向导通压降和关断损耗的折中。本发明专利技术适用于从小功率到大功率的半导体功率器件和功率集成电路领域。
【技术实现步骤摘要】
本专利技术属于功率半导体器件
，涉及绝缘栅双极型晶体管(IGBT)，更具体的说，涉及平面栅电荷存储型绝缘栅双极型晶体管。
技术介绍
绝缘栅双极型晶体管(IGBT)是一种MOS场效应和双极型晶体管复合的新型电力电子器件。它既有MOSFET易于驱动、控制简单的优点，又有功率晶体管导通压降低、通态电流大、损耗小的优点，已成为现代电力电子电路中的核心电子元器件之一，广泛地应用在诸 如通信、能源、交通、工业、医学、家用电器及航空航天等国民经济的各个领域。IGBT的应用对电力电子系统性能的提升起到了极为重要的作用。从IGBT专利技术以来，人们一直致力于改善IGBT的性能。经过二十几年的发展，IGBT的器件性能得到了稳步的提升。由于平面栅IGBT器件相比于沟槽栅IGBT器件具有优越的可靠性，平面栅IGBT在具有较高可靠性要求的领域得到了大规模的应用。在平面栅IGBT器件中，平面栅电荷存储型绝缘栅双极型晶体管由于采用了 N型电荷存储层结构，使IGBT器件靠近栅极和发射极位置的载流子浓度分布得到了极大的改善，从而提高了 N型漂移区的电导调制，使IGBT获得了低的正向导通压降。对于平面栅电荷存储型绝缘栅双极型晶体管，N型电荷存储层的掺杂浓度越高，正向导通压降越小；同时电荷存储层的存在，改善了 N型漂移区的载流子分布，在一定的正向导通压降下，可获得小的关断时间。因此，平面栅电荷存储型绝缘栅双极型晶体管具有较好的正向导通压降和关断时间的折中。但是，对于平面栅电荷存储型IGBT，由于较高掺杂浓度的N型电荷存储层的存在，使器件的击穿电压显著降低，N型电荷存储层的掺杂浓度越高，器件的击穿电压越小。N型电荷存储层掺杂浓度对器件击穿电压的影响限制了平面栅电荷存储型绝缘栅双极型晶体管结构击穿电压、正向导通压降和关断时间的优化折中。
技术实现思路
为了抑制N型电荷存储层掺杂浓度对器件击穿电压的不利影响，进一步提升平面栅电荷存储型IGBT的性能，本专利技术提供了一种高性能的平面栅电荷存储型IGBT。所提供的IGBT在传统的平面栅电荷存储型IGBT的基础上(如图I所示)，在器件的N型漂移区(14)和N型电荷存储层(21)之间通过离子注入/扩散工艺引入一层P型埋层(22)。本专利技术通过P型埋层(22)引入的附加PN结和电荷的电场调制作用，屏蔽了高掺杂N型电荷存储层(21)对器件击穿电压的不利影响，从而使器件获得高的击穿电压。同时由于P型埋层(22)对N型电荷存储层(21)的电场屏蔽作用，本专利技术结构可采用较高的N型电荷存储层(21)掺杂浓度，从而可增强器件N型漂移区(14)内的电导调制并优化N型漂移区(14)内的载流子分布，从而使器件获得更低的正向导通压降以及更好的正向导通压降和关断损耗的折中。基于此，通过器件参数的优化，本专利技术结构可实现更好的击穿电压、正向导通压降和关断时间的优化折中。可适用于从小功率到大功率的半导体功率器件和功率集成电路领域。本专利技术技术方案如下一种平面栅电荷存储型IGBT，如图2至图3所示，包括P+集电极12，位于P+集电极12背面的金属集电极11，位于P+集电极12正面的N+电场阻止层13，位于N+电场阻止层13表面的N—漂移区14，位于N—漂移区14顶部中间的P型基区20，位于P型基区20内部的两个N+接触区19，位于P型基区20内部且位于两个N+接触区19之间的P+接触区18，位于器件表面且与两个N+接触区19和P+接触区18接触的金属发射极17，位于器件表面且与两个N+接触区19、P型基区20和漂移区14均接触的栅极氧化层15，位于栅极氧化层15表面的栅电极16 ;金属发射极17与栅电极16之间相互绝缘；P型基区20与N_漂移区14之间具有N型电荷存储层21。所述平面栅电荷存储型IGBT还具有一层P型埋层22，所述P型埋层22位于N型电荷存储层21与N—漂移区14之间。上述方案中所述P型埋层22可以将N型电荷存储层21全部包围(如图2所示)；或将N型电荷存储层21部分包围(如图3所示)。 所述P型埋层22的浓度、厚度、形状等可根据设计要求而相应变化。所述平面栅电荷存储型IGBT的P+集电极12可以是电场终止结构、透明阳极结构或阳极短路结构。所述平面栅电荷存储型IGBT的半导体材料可采用硅(Si)、碳化硅(SiC)、砷化镓(GaAs)或者氮化镓(GaN)等。本专利技术的有益效果表现在本专利技术提供的平面栅电荷存储型IGBT通过P型埋层22的引入屏蔽了高掺杂N型电荷存储层21对器件击穿电压的不利影响，可实现更好的击穿电压、正向导通压降和关断时间的优化折中。本专利技术适用于从小功率到大功率的半导体功率器件和功率集成电路领域。附图说明图I是传统的平面栅电荷存储型IGBT结构示意图。图2至图3是本专利技术提供的具有P型埋层的平面栅电荷存储型IGBT结构示意图。图I 3中，11为金属集电极，12为P+集电极，13为N+电场阻止层，14为K漂移区，15为栅极氧化层，16为栅电极，17为金属发射极，18为P+接触区，19为N+接触区，20为P型基区，21为N型电荷存储层，22为P型埋层。图4是仿真获得的传统的平面栅电荷存储型IGBT和本专利技术提供的高性能平面栅电荷存储型IGBT耐压和正向导通压降特性对比。图5是仿真获得的传统的平面栅电荷存储型IGBT和本专利技术提供的高性能平面栅电荷存储型IGBT正向导通压降-关断损耗折中特性对比。具体实施例方式一种平面栅电荷存储型IGBT，如图2至图3所示，包括P+集电极12，位于P+集电极12背面的金属集电极11，位于P+集电极12正面的N+电场阻止层13，位于N+电场阻止层13表面的N—漂移区14，位于N—漂移区14顶部中间的P型基区20，位于P型基区20内部的两个N+接触区19，位于P型基区20内部且位于两个N+接触区19之间的P+接触区18，位于器件表面且与两个N+接触区19和P+接触区18接触的金属发射极17，位于器件表面且与两个N+接触区19、P型基区20和漂移区14均接触的栅极氧化层15，位于栅极氧化层15表面的栅电极16 ;金属发射极17与栅电极16之间相互绝缘；P型基区20与N_漂移区14之间具有N型电荷存储层21。所述平面栅电荷存储型IGBT还具有一层P型埋层22，所述P型埋层22位于N型电荷存储层21与N—漂移区14之间。上述方案中所述P型埋层22可以将N型电荷存储层21全部包围(如图2所示)；或将N型电荷存储层21部分包围(如图3所示)。所述P型埋层22可以在传统的平面栅电荷存储型绝缘栅双极型晶体管结构的N型电荷存储层形成之前通过高能离子注入或扩散工艺形成。所述P型埋层22的浓度、厚度、形状等可根据设计要求而相应变化，其形状可以是规则的或不规则的方形、圆形或条形等，可连续或不连续。 所述平面栅电荷存储型IGBT的P+集电极12可以是电场终止结构、透明阳极结构或阳极短路结构。所述平面栅电荷存储型IGBT的半导体材料可采用硅(Si)、碳化硅(SiC)、砷化镓(GaAs)或者氮化镓(GaN)等。图4是仿真获得的传统的平面栅电荷存储型IGBT和本专利技术提供的高性能平面栅电荷存储型IGBT耐压和正向导通压降特性对比。从图中可以看出本专利技术提出的高性能平面栅电荷存储型IGBT具有较高的耐压并且随N型电荷存储层本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种平面栅电荷存储型IGBT，包括P+集电极(12)，位于P+集电极(12)背面的金属集电极(11)，位于P+集电极(12)正面的N+电场阻止层(13)，位于N+电场阻止层(13)表面的N—漂移区(14)，位于N—漂移区(14)顶部中间的P型基区(20)，位于P型基区(20)内部的两个N+接触区(19)，位于P型基区(20)内部且位于两个N+接触区(19)之间的P+接触区(18)，位于器件表面且与两个N+接触区(19)和P+接触区(18)接触的金属发射极(17)，位于器件表面且与两个N+接触区(19)、P型基区(20)和漂移区(14)均接触的栅极氧化层(15)，位于栅极氧化层(15)表面的栅电极(16);金属发射极(17)与栅电极(16)之间相互绝缘；P型基区(20)与漂移区(14)之间具有N型电荷存储层(21)； 其特征在于，所述平面栅电荷存储型IGBT还具有一层P型埋...
【专利技术属性】
技术研发人员：张金平，夏小军，王娜，李长安，张蒙，李泽宏，任敏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：
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