具备具有电荷累积层和控制栅极的存储单元的半导体装置及其数据写入方法制造方法及图纸

本发明专利技术涉及半导体装置及其数据写入方法。半导体装置具备非易失性半导体存储器（１１）与控制器（１２）。非易失性半导体存储器（１１），具有具备可以保持２比特以上的数据的多个存储单元的第１存储块（ＢＬＫ１）和具备可以保持１比特的数据的多个存储单元的第２存储块（ＢＬＫ２）。在第１存储块（ＢＬＫ１）中，页按上述数据的每比特而分配，且每比特所需要的写入时间不同。控制器（１２），在写入数据的尾页相当于在第１存储块（ＢＬＫ１）中所需要的时间为最长的比特的情况下，对非易失性半导体存储器（１１）进行指示，以在第２存储块（ＢＬＫ２）的任一页执行该数据的编程。

【技术实现步骤摘要】

本专利技术涉及半导体装置及其数据写入方法。例如，涉及具备非易失性 的半导体存储器和对其工作进行控制的控制器的存储系统。
技术介绍
在NAND型闪速存储器中，数据统一写入多个存储单元。该统一写入 的单位成为页。关于NAND型闪速存储器的数据的写入，例如在日本特开 2007-242163号公报中存在公开。伴随于近年来的NAND型闪速存储器的 大容量化，页容量变大。因此NAND型闪速存储器，写入大容量数据时的 写入性能有所提高。可是，相对于NAND型闪速存储器的来自主机设备的存取单位，未必 限于大容量的情况。尤其是，在应当写入数据的大小不足页容量的情况下， 无法充分发挥NAND型闪速存储器的写入性能，存在写入速度有所下降的 情况。
技术实现思路
本专利技术提供能够提高数据的写入速度的半导体装置及其数据写入方法。根据本专利技术的 一个方面的半导体装置具备非易失性半导体存储器， 其具有具备可以保持2比特以上的数据的多个存储单元的笫1存储块和具 备可以保持l比特的数据的多个存储单元的第2存储块，并可以对于上述 第1、第2存储块以作为多个上述存储单元的集合的页为单位编程数据，在上述第l存储块中，上述页按可以保持的上述数据的每比特分配，且每比特所需要的写入时间不同；和控制器，其向上述非易失性半导体存储器 供给从主机设备接收到的写入数据，并将向上述第1存储块或第2存储块 的上述写入数据的编程，按上述每页指示给上述非易失性半导体存储器， 上述控制器，在上述写入数据的尾页相当于上述写入所需要的时间为最长 的比特的情况下，对于上述非易失性半导体存储器在上述第2存储块的任 一页执行关于该数据的编程。根据本专利技术的另一个方面的具备写入速度因页而异的第1存储块和第 2存储块的非易失性半导体存储器的数据写入方法包括以下步骤将对上 述第1存储块中的任一页进行指定的第1行地址，发送给上述非易失性半 导体存储器；在发送上述第l行地址之后，将数据发送给上述非易失性半导体存储器；在发送上述数据之后，在应当发送给上述非易失性半导体存储器的数据没有残留且上述第1行地址为上迷第1存储块中上迷写入速度最慢的页的情况下，将行地址改变指令和对上述第2存储块中的任一页进 行指定的第2行地址，发送给上述非易失性半导体存储器；和在发送上述 第2行地址之后，将对向由上述第2行地址所指定的页的上述数据的编程 进行指示的写入指令，发送给上述非易失性半导体存储器。附图说明图l是按照本专利技术的第1实施方式的存储系统的框图。 图2是表示按照第1实施方式的对于存储卡中的信号引脚(pin，又叫 管脚、引线)的信号分配的图。图3是按照第1实施方式的卡控制器的框图。 图4是按照第1实施的闪速存储器的框图。 图5是按照第1实施方式的存储块的电路图。图6是表示按照笫1实施方式的存储单元晶体管的阈值分布的曲线图。图7是按照第1实施方式的存储块的模式图。图8是表示按照笫1实施方式的数据写入方法的流程图。8图9是按照第1实施方式的卡存储器所输出的信号的定时图。 图IO是表示按照第1实施方式的数据写入方法的流程图。 图ll是表示按照第1实施方式的数据写入方法中的数据及工作流的定 时图。图12是表示数据及工作流的定时图。 图13是表示数据及工作流的定时图。 图14是表示数据及工作流的定时图。 图15是表示数据及工作流的定时图。 图16是表示数据及工作流的定时图。图17是表示按照本专利技术的第2实施方式的数据写入方法中的数椐及工作流的定时图。图18是按照第1、第2实施方式的存储卡的框图。 图19是表示按照第1实施方式的数据写入方法中的工作流的定时图。 图20是表示按照第2实施方式的数据写入方法中的工作流的定时图。 图21是表示按照笫1、第2实施方式的数据写入方法中的工作流的定时图。具体实施例方式第1实施方式关于按照本专利技术的第1实施方式的半导体装置，利用图1进行说明。 图l是按照本实施方式的存储系统的框图。 (存储系统的整体构成)如图所示，存储系统，具备存储卡1及主机设备2。主机设备2，具备 用于对于通过主机总线接口 (以下，有时简单地称为主机总线)14所连接 的存储卡1进行存取的硬件及软件。存储卡1,当连接于主机设备2时接 受电源供给而工作，并进行与来自主机设备2的存取相应的处理。 (关于存储卡的构成)存储卡l,与主机设备2通过主机总线接口 14进行信息的收发。存储卡1,具备NAND型闪速存储器芯片(有时简单地称为NAND闪速存储器、 或闪速存储器)11、对闪速存储器芯片11进行控制的卡控制器12、及多 个信号引脚(第l引脚 第9引脚)13。多个信号引脚13，与卡控制器12电连接。信号相对于多个信号引脚 13中的第1引脚 第9引脚的分配，例如，如图2所示。图2是表示第1 引脚 第9引脚和分配于它们的信号的表。数据0 数据3,分别分配于第7引脚、笫8引脚、笫9引脚及第1引 脚。并且，第1引脚也对于卡检测信号而分配。进而，第2引脚分配于指 令，第3引脚及第6引脚分配于接地电位Vss，第4引脚分配于电源电位 Vdd，第5引脚分配于时钟信号。并且，存储卡l形成为，相对于设置于主机设备2的插槽可以插拔。 设置于主机设备2的主机控制器(未图示)，通过这些第1~第9引脚与存 储卡1内的卡控制器12对各种信号及数据进行通信。例如，当向存储卡1 写入数据时，主才几控制器，将写入指令，通过第2引脚作为串行信号发送 给卡控制器12。此时，卡控制器12,响应于由第5引脚所供给的时钟信号， 取入由第2引脚所供给的写入指令。在此，如上述地，写入指令，仅利用第2引脚而串行地输入卡控制器 l2。分配于指令的输入的第2引脚，如图2所示，配置于数据3用的第1 引脚与接地电位Vss用的第3引脚之间。多个信号引脚13与对应于它们的 主机总线接口 ，在主机设备2内的主机控制器与存储卡1进行通信时所使 用。相对于此，闪速存储器11与卡控制器12之间的通信，通过NAND型 闪速存储器用的NAND总线接口 (以下，有时简单地称为NAND总线) 15所进行。从而，虽然在此并未图示，但是闪速存储器11与卡控制器12 例如通过8比特的输入输出(I/O)线所连接。例如，当卡控制器12向闪速存储器11写入数据时，卡控制器12，通 过这些I/O线将数据输入指令80H、行地址、页地址、数据、及编程指令 10H (或者高速緩存编程指令15H)依次输入闪速存储器11。在此，指令1080H的H，，表示16进制，实际上10000000，，的8比特的信号，并行地供给 8比特的I/O线。也就是说，在该NAND总线接口 15中，并行地供给多个 比特的指令。并且，在NAND总线接口 15中，对于闪速存储器11的指令与数据共 用相同的I/O线而通信。如此地，主机设备2内的主机控制器与存储卡1 进行通信的接口 (主机总线14)、和闪速存储器11与卡控制器12进行通 信的4妄口 (NAND总线15)并不相同。 (关于存储器控制器的构成)接下来，关于示于图1的存储卡l具备的卡控制器的内部构成利用图 3进行说明。图3是卡控制器12的框图。卡控制器12，对闪速存储器11内部的物理状态(例如，在哪里的物 理块地址包含第几号逻辑分区地址数据，或者哪里的块为清除状态)进行 管理。卡控制器12，具有本文档来自技高网...

【技术保护点】
一种半导体装置，具备：　非易失性半导体存储器（１１），其具有具备可以保持２比特以上的数据的多个存储单元的第１存储块（ＢＬＫ１）和具备可以保持１比特的数据的多个存储单元的第２存储块（ＢＬＫ２），并可以对于上述第１、第２存储块（ＢＬＫ１、 ＢＬＫ２）以作为多个上述存储单元的集合的页为单位编程数据，在上述第１存储块（ＢＬＫ１）中，上述页按可以保持的上述数据的每比特分配，且每比特所需要的写入时间不同；和　控制器（１２），其向上述非易失性半导体存储器（１１）供给从主机设备（２ ）接收到的写入数据，并将向上述第１存储块（ＢＬＫ１）或第２存储块（ＢＬＫ２）的上述写入数据的编程，按上述每页指示给上述非易失性半导体存储器（１１），上述控制器（１２），在上述写入数据的尾页相当于上述写入所需要的时间为最长的比特的情况下，对于上述非易失性半导体存储器（１１）在上述第２存储块（ＢＬＫ２）的任一页执行关于该数据的编程。

【技术特征摘要】
JP 2008-8-13 208649/20081.一种半导体装置，具备非易失性半导体存储器(11)，其具有具备可以保持2比特以上的数据的多个存储单元的第1存储块(BLK1)和具备可以保持1比特的数据的多个存储单元的第2存储块(BLK2)，并可以对于上述第1、第2存储块(BLK1、BLK2)以作为多个上述存储单元的集合的页为单位编程数据，在上述第1存储块(BLK1)中，上述页按可以保持的上述数据的每比特分配，且每比特所需要的写入时间不同；和控制器(12)，其向上述非易失性半导体存储器(11)供给从主机设备(2)接收到的写入数据，并将向上述第1存储块(BLK1)或第2存储块(BLK2)的上述写入数据的编程，按上述每页指示给上述非易失性半导体存储器(11)，上述控制器(12)，在上述写入数据的尾页相当于上述写入所需要的时间为最长的比特的情况下，对于上述非易失性半导体存储器(11)在上述第2存储块(BLK2)的任一页执行关于该数据的编程。2. 根据权利要求l所述的半导体装置，其中上述控制器(12 )，使上述页单位的数据及对上述第1存储块(BLK1 ) 内的任一页进行指定的第1行地址(RA1)，对于上述非易失性半导体存 储器(11)可以传送，且可以发布已传送的上述第1行地址(RA1)的改 变指令(INST—RA)和对上述第2存储块(BLK2)内的任一页进行指定 的第2行地址(RA2);上述控制器(12)，在相当于上述尾页的上述第l行地址(RA1)相 当于上述写入所需要的时间为最长的比特的情况下，在上述数据及上述第 1行地址(RA1)的传送之后，接着发布上述改变指令(INST—RA)及上 述第2行地址(RA2)并向上述非易失性半导体存储器(11 )供给；上述非易失性半导体存储器(11 )，在未发布上述改变指令(INST一RA ) 时对于与上述第1行地址(RA1)对应的第1页执行上述编程，并在发布 了上述改变指令(INST—RA)时对于与上述第2行地址(RA2)对应的第2页执行上迷编程。3. 根据权利要求2所述的半导体装置，其中上述非易失性半导体存储器(11)，在上述第2页执行了上述编程之 后，将在上述第2页所编程的数据复制到上述第1页。4. 根据权利要求3所述的半导体装置，其中上述非易失性半导体存储器(11)还具备緩冲电路(32、 33)，其 可以以上述页为单位进行与上述控制器(12)之间的数据的收发且可以保 持l页量的数据；在编程时，将从上述控制器(12)传送到上述緩冲电路(32、 33)的 数据，编程于上述存储单元；上述非易失性半导体存储器(11),在将上述第2页的上述数据复制 到相当于上述第1行地址(RA1)的页时，采用在上述第2页执行编程时 传送到上述緩冲电路(32、 33)的数据，执行对于第1页的编程。5. 根椐权利要求l所述的半导体装置，还具备 第1总线(15),其对上述非易失性半导体存储器(11)和上述控制 器(12)之间进行连接；其中，上述第1总线(15)的总线宽度，比对上迷控制器(12)和上 述主机设备(2)之间进行连接的第2总线(14)的总线宽度宽。6. —种半导体装置，具备非易失性半导体存储器(11)，其具有各自具备可以保持数据的多个 存储单元的第1、第2存储块(BLK1、 BLK2),并可以对于上述第1、 第2存储块(BLK1 、BLK2 )以页为单位编程数据，上述第1存储块(BLK1 ), 写入速度因页而异；和控制器(12)，其对于上述非易失性半导体存储器(11)供给写入数 据，并对向上述第1存储块(BLK1 )或第2存储块(BLK2 )的该写入数 据的编程进行指示，上述控制器(12),在上述写入数据的尾页相当于在 上述第1存储块(BLK1)中上述写入速度最慢的页的情况下，对上述非 易失性半导体存储器(11)进行指示，以在上述第2存储块(BLK2)编程该数据。7. 根据权利要求6所述的半导体装置，其中上述控制器(12 )，使上述页单位的数据及对上述第1存储块(BLK1) 内的任一页进行指定的第l行地址(RA1)，对于上述非易失性半导体存 储器(11)可以传送，且可以发布已传送的上述第1行地址(RA1)的改 变指令(INST—RA)和对上述第2存储块(B...

【专利技术属性】
技术研发人员：辻秀贵，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[]