非易失存储器阵列和集成电路制造技术

一种非易失存储器阵列，包括：多个字线，多个位线，多个源极线和多个非易失存储器单元。该多个存储器单元中至少一个子集中的每一个具有与多个字线之一相连的第一端子、与多个位线之一相连的第二端子以及与多个源极线之一相连的第三端子。至少一个该存储器单元包括：用于存储该存储器单元的逻辑状态的双极可编程存储元件，该双极可编程存储元件的第一端子与相应的第一位线和相应的第一源极线之一相连；以及金属氧化物半导体器件，其包括第一和第二源极／漏极和栅极。第一源极／漏极与双极可编程存储元件的第二端子相连，第二源极／漏极与相应位线／源极线对的第二线相连，并且该栅极与相应的一个字线相连。至少对于该多个存储器单元中的子集而言，与给定字线相连的每对相邻的存储器单元共用相同的位线或者相同的源极线。

【技术实现步骤摘要】

本专利技术一般性地涉及存储设备，具体来说涉及采用双极可编程电阻元件的非易失存储器结构。
技术介绍
采用双极可编程电阻材料的存储元件为当前的非易失存储器提供了有潜力的换代产品，该非易失存储器包括但不限于闪存、单晶体管单电容器(1T1C)动态随机存取存储器(DRAM)以及静态随机存取存储器(SRAM)。采用双极可编程电阻存储元件的存储器设备通常依赖于各个设备中存储元件上施加的电压的极性反转，以便写入存储器设备的各个逻辑状态。这些非易失双极可编程电阻存储元件包括诸如“自旋切换”或者“自旋动量传递”磁性材料和/或可编程电阻过渡金属氧化物的材料，可以以低电压(例如小于约1.5伏(V))对该非易失双极可编程电阻存储元件进行编程，并且该非易失双极可编程电阻存储元件相较于DRAM或者SRAM能够实现高性能并且优于闪存。由于可编程电阻存储元件的双极特性，在单晶体管单可编程电阻(1T1R)存储器单元配置中，每个存储器单元通常需要插入擦除操作，其包括在进行写入操作之前使用负电压。该插入擦除操作不希望地提高了存储器设备外围电路的复杂度，以便支持所采用的负电压的产生，并且因此妨碍了实现存储器设备的更高性能。尽管通过在位方向上提供双选择线能够实现无插入擦除操作的直接写入，但是这种方法会显著增加存储器单元的尺寸，以便容纳附加的选择线。因此，与存储器单元尺寸成正比的存储器单元的成本也会相应增加。因此，使存储器单元的尺寸和复杂度最小化是最为重要的。因此，需要一种采用双极可编程电阻存储元件的非易失存储器结构，其不会受到常规的具有双极可编程存储元件的存储器设备所具有的一个或多个问题的影响。
技术实现思路
本专利技术通过在所示实施例中提供一种采用双极可编程电阻元件的非易失存储器阵列达到了上述要求，该非易失存储器阵列配置为能够进行直接写入操作，并且因此消除了对插入擦除操作的需要，并且不会提高与该存储器阵列相关的外围支持电路的复杂度。可以按照使该设备的覆盖面积最小化的方式制造利用这种存储器阵列的设备，从而实现有效的存储器阵列布置。根据本专利技术的一个方面，非易失存储器阵列包括多个字线、多个位线、多个源极线(source line)和多个非易失存储器单元。该多个存储器单元的至少一个子集中的每一个存储器单元具有与多个字线之一相连的第一端子，与多个位线之一相连的第二端子以及与多个源极线之一相连的第三端子。至少一个存储器单元包括用于存储该存储器单元的逻辑状态的双极可编程存储元件，与相应的第一个位线和相应的第一个源极线之一相连的双极可编程存储元件的第一端子，以及包括第一和第二源极/漏极和栅极的金属氧化物半导体器件。所述第一源极/漏极与双极可编程存储元件的第二端子相连，第二源极/漏极适于与相应的第二个位线相连，所述栅极适于与相应的一个字线相连。对于该多个存储器单元的至少一个子集而言，沿着给定字线的每对相邻存储器单元共用相同的位线或者相同的源极线。通过以下结合附图对于说明性的实施例的详细描述，将理解本专利技术的这些和其他特征和优点。附图说明图1A为表示根据本专利技术一个实施例形成的包括双极可编程电阻存储元件的示例性非易失存储器单元的示意图； 图1B为表示根据本专利技术的图1A所示存储器单元的示例性半导体布置的横截面图；图2为表示过渡金属氧化物存储元件的示例性双极可编程电阻特性的图形表示；图3A为表示根据本专利技术另一实施例的包括多个图1A所示的存储器单元的示例性共用字线存储器阵列的示意图；图3B为表示根据本专利技术的图3A所示存储器阵列的示例性半导体布置的顶视平面图；图4为表示根据本专利技术的图3A所示存储器阵列的示意图，其伴有施加到字线、位线和源极线的示例性偏置电压，以读取选定的一个存储器单元；图5为表示根据本专利技术的图3A所示存储器阵列的示意图，其伴有施加到字线、位线和源极线的示例性偏置电压，以对选定的一个存储器单元进行写入。具体实施例方式本文中将在说明性的非易失存储器单元和采用多个这种非易失存储器单元的存储器阵列的范围中描述本专利技术。然而，应当理解本专利技术不限于这些或任何其他特定的电路配置。而且，本专利技术更一般地应用于增强采用包括双极可编程电阻元件的存储器单元的非易失存储器阵列的编程性能的技术。尽管本文中具体参照金属氧化物半导体(MOS)场效应晶体管(FET)器件描述了本专利技术的实现方案，如可以利用互补金属氧化物半导体(CMOS)制造方法形成的器件，但是应当理解本专利技术不限于这些晶体管器件和/或这种制造方法，还可以类似地采用其他适当的设备，例如双极面结型晶体管(BJT)等，和/或其他制造方法(例如双极、BiCMOS等)，对于本领域技术人员而言是显而易见的。图1A为表示适用于本专利技术的示例性非易失存储器单元100的示意图。所示存储器单元100包括与具有栅极(G)、源极(S)和漏极(D)的FET器件104串联的两端子双极可编程存储元件102。具体而言，可编程存储元件102的第一端子(1)与FET器件104的漏极相连。FET器件104的源极优选形成了存储器单元100的第一位触点，并且可编程存储元件102的第二端子(2)形成了存储器单元的第二位触点，其可以为互补位触点。本文中使用的术语“触点”本质上是指用于提供与器件、节点或者两个或多个导体和/或半导体的结点等的电连接的任意装置，并且可以包括本领域技术人员熟知的端子、引脚等等。FET器件104的栅极形成了字触点，其起到存储器单元100的选择栅极的作用。该字触点可以连接到采用多个这种存储器单元的存储器阵列(未示出)中的相应字线。同样，位触点可以连接到该存储器阵列中的相应位线/源极线对。尽管优选的是沿着相同方向延伸，但是可以在不同金属高度(metal level)(例如金属1和金属2)形成给定存储器单元的位线和源极线，以便减少存储器单元100的尺寸。可以理解，因为MOS器件实质上是对称的，因此是双向的，所以MOS器件中源极和漏极名称的分配实质上是任意的。因此，本文中源极和漏极可以概括地分别称作第一和第二源极/漏极，而本文中的“源极/漏极”表示源极或者漏极。同样，图1A所示的位触点和互补位触点的名称可以反过来，本质上对于存储器单元100的工作没有影响。在附图中，双极可编程存储元件102由具有与其相关的可变电阻元件的可编程电阻表示。在存储器单元100的写入操作中，该双极可编程存储元件102的电阻能够编程为至少两个不同电阻之一。双极可编程存储元件的实例包括但不限于前述的诸如“自旋切换(spin-switched)”或者“自旋动量传递(spin momentum transfer)”磁性材料以及可编程电阻过渡金属氧化物。在“自旋切换”或者“自旋动量传递”存储器件中，通过使电流流过该器件中的磁隧道结(MTJ)来切换或写入该MTJ的逻辑状态。标准的MTJ包括由隧道势垒分开的存储(空闲)层和基准层。可以将存储层的磁化定位为平行或者反平行于基准层，从而表示逻辑“0”或“1”。当写入该MTJ时，MTJ中的隧道载流子对存储层施加“磁矩”，使其切换。用于写入MTJ的写入电流的极性初步确定了写入MTJ中的状态。类似的是，当读取MTJ的逻辑状态时，使读取电流通过MTJ，以确定其有效电阻，由此确定其相应的状态。写入电流必须比读取电流足够大，使得读取电流不会无意地干扰该单元的状本文档来自技高网...

【技术保护点】
一种非易失存储器阵列，包括：多个字线；多个位线；多个源极线；以及多个非易失存储器单元，该多个存储器单元的至少一个子集中的每一个具有与所述多个字线之一相连的第一端子、与所述多个位线之一相连的第二端子以及与所述多 个源极线之一相连的第三端子，至少一个所述存储器单元包括：用于存储该存储器单元的逻辑状态的双极可编程存储元件，该双极可编程存储元件的第一端子与相应的位线／源极线对的第一线相连；以及金属氧化物半导体器件，其包括第一和第二源极／漏 极和栅极，该第一源极／漏极与所述双极可编程存储元件的第二端子相连，该第二源极／漏极与相应的位线／源极线对的第二线相连，并且该栅极与相应的一个所述字线相连；其中对于该多个存储器单元中的至少一个子集而言，与给定字线相连的每对相邻的存储器 单元共用相同的位线或者相同的源极线。

【技术特征摘要】
US 2006-4-21 11/409,4401.一种非易失存储器阵列，包括多个字线；多个位线；多个源极线；以及多个非易失存储器单元，该多个存储器单元的至少一个子集中的每一个具有与所述多个字线之一相连的第一端子、与所述多个位线之一相连的第二端子以及与所述多个源极线之一相连的第三端子，至少一个所述存储器单元包括用于存储该存储器单元的逻辑状态的双极可编程存储元件，该双极可编程存储元件的第一端子与相应的位线/源极线对的第一线相连；以及金属氧化物半导体器件，其包括第一和第二源极/漏极和栅极，该第一源极/漏极与所述双极可编程存储元件的第二端子相连，该第二源极/漏极与相应的位线/源极线对的第二线相连，并且该栅极与相应的一个所述字线相连；其中对于该多个存储器单元中的至少一个子集而言，与给定字线相连的每对相邻的存储器单元共用相同的位线或者相同的源极线。2.根据权利要求1所述的存储器阵列，其中所述位线实质上相互平行设置。3.根据权利要求1所述的存储器阵列，其中所述字线实质上相互平行设置。4.根据权利要求1所述的存储器阵列，其中所述多个字线实质上垂直于所述多个位线和所述多个源极线设置。5.根据权利要求1所述的存储器阵列，其中该双极可编程存储元件包括磁隧道结器件。6.根据权利要求1所述的存储器阵列，其中该多个非易失存储器单元中的至少一个中的所述双极可编程存储元件包括过渡金属氧化物。7.根据权利要求6所述的存储器阵列，其中利用铬、锰和钒中的至少一种以规定的掺杂浓度对该过渡金属氧化物进行掺杂。8.根据权利要求1所述的存储器阵列，其中通过实质上同时向与给定存储器单元相连的相应字线施加逻辑高电压电势、向相应位线/源极线对的第一线施加逻辑高电压电势、向所述相应位线/源极线对的第二线施加逻辑低电压电势，以及向对应于与所述相应字线相连的其他存储器单元的每个位线/源极线对中的位线和源极线施加实质上相同的电压电势，来写入该多个非易失存储器单元的给定一个单元中双极可编程存储元件的逻辑状态，所述相应位线/源极线对上的电压电势的极性表示将要写入该存储器单元的逻辑状态。9.根据权利要求1所述的存储器阵列，其中通过向与该多个非易失存储器单元的给定存储器单元相连的相应字线施加逻辑高电压电势，以及实质上同时向第一线施加逻辑低电压电势并且向第二和第三线施加读取电压电势和检测第二和第三线上的电流，来读取该多个非易失存储器单元的所述给定的一个单元中的双极可编程存储元件的逻辑状态，该第一线是所述相应的位线/源极线对中的第一线，检测到的电流的幅值表示该存储器单元的逻辑状态。10.根据权利要求1所述的存储器阵列，其中该存储器阵列配置为使得能够实质上同时地读取与相同字线相连的两个相邻存储器单元。11.根据权利要求10所述的存储器阵列，其中通过向与所述相邻存储器单元相连的所述字线施加逻辑高电压电势，并且实质上同时向与所述相邻存储器单元相对应的每个位线/源极线对的第一线施加逻辑低电压电势，并且向与所述相邻存储器单元相对应的所述位线/源极线的每个第二线施加读取电压电势，来实质上同时读取所述两个相邻的存储器单元，该相邻的存储器单元共用该...

【专利技术属性】
技术研发人员：CH兰，GI梅杰，JG伯德诺兹，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]