减少存储元件间耦合效应的非易失性存储设备和相关方法技术

一种非易失性半导体存储设备，包括第一和第二子存储器阵列和被安排在第一和第二子存储器阵列之间的母线。所述第一子存储器阵列的编程操作，通过同时施加编程电压到与所述第一子存储器阵列中的存储单元相连接的奇数和偶数位线而进行。

【技术实现步骤摘要】

本专利技术的实施例总体涉及一种非易失性存储设备。更具体地说，本专利技术 的实施例涉及适应于减少非易失性存储设备中的存储元件间的耦合效应的技 术。
技术介绍
图l是包括了多个子存储器阵列的传统存储器阵列IO的方框图。参考图 1,存储器阵列10包括多个子存储器阵列，该多个子存储器阵列包括第一子 存储器阵列11、第二子存储器阵列13、和在相邻子存储器阵列之间的沿位线 方向(或列方向)形成的多个母线(strapping line ) 12。每个子存储器阵列11 和13包括多个偶数位线和多个奇数位线。图2是包括了图1中所描述的存储器阵列10的非易失性存储设备20的 方框图。参考图2，非易失性存储设备20包括存储器阵列10、行解码器12、 控制信号产生电路14、开关块16、和页緩冲器18。存储器阵列IO中的子存 储器阵列11包括偶数位线BLel和BLe2、以及奇数位线BLol和BLo2。类 似地，存储器阵列10中的子存储器阵列13包括偶数位线BLel，和BLe2，、以 及奇数位线BLol，和BLo2，。单元串15被分别地与偶数位线BLel、 BLe2、 BLel，和BLe2，以及奇数位线BLo1、 BLo2、 BLol，和BLo2，相连接。每个单元 串15典型地包括NAND (与非)串。每个单元串15包括第一选择晶体管、第二选择晶体管、和在第一和第二 选择晶体管之间串联连接的多个NAND闪速电可擦可编程只读存储器 (EEPROM)单元。为便于解释，被连接于偶数位线的存储单元贯穿全文用 偶数存储单元来表示，并且被连接于奇数位线的存储单元贯穿全文用奇 数存储单元来表示。每个单元串15中所包括的每个NAND闪速EEPROM 单元形成在P型区域或N型区域中。P型区域典型地形成于在P型衬底中所 形成的N型势阱(N-type well)中，N型区域典型地形成在N型村底中所形成 的P型势阱中。 母线12包括用于施加电压到P型区域(或N型区域)的母线、用于施 加电压到共源极线的母线、与虚设存储单元(dummy memory cell)相连接的 位线、和用于接触的母线。每条母线12典型地以类似于与相应的单元串15 相连接的位线的结构形成。在存储器阵列10中所示出的存储单元是多级单元。换句话说，存储单元 能通过调整存储单元的相应的阈值电压到不同级别，而能被编程以便存储多 于一个位的数据。为便于描述，将描述用于存储2-位数据的多级存储单元。 然而， 一些多级单元可以存储多于2个位。在2-位数据中，高位将被称为第 二页数据，低位将被称为第一页数据。图3是描述图2中所描述的子存储器阵列11或13中的存储单元能够被 编程的一个顺序的方框图。此处，存储单元以奇数和偶数页为单位来被编程。 换句话说，被连接于相同字线的偶数存储单元在同一时刻被编程，且被连接 于相同字线的奇数存储单元在同一时刻被编程。对子存储器阵列11或13中 的存储单元进行编程的方法参考图1到图3被描述如下。如图2所示，开关块16包括开关16-1到16-8,且页緩沖器18包括存储 元件18-1到18-4。开关16-1、 16-3、 16-5和16-7响应于从控制信号产生电 路14输出的第一控制信号，分别地连接子存储器阵列11和13中的偶数位线 BLel、 BLe2、 BLel，和BLe2，与相应的数据存储元件18-1、 18-2、 18-3和18-4。 类似地，开关16-2、 16-4、 16-6和16-8响应于从控制信号产生电路14输出 的第二控制信号，分别地连接子存储器阵列11和13中的奇数位线BLol、 BLo2、 BLol,和BLo2，与相应的数据存储元件18-1、 18-2、 18-3和18-4。从 而，如图3所示，根据第一和第二控制信号，程序操作或读取操作能在奇数 存储单元或偶数存储单元上进行。存储单元以标记数字0到11所表示的顺序 被编程。例如，第一页数据在连接于奇数位线的如标记数字0所表示的存 储单元中被编程。然后，第一页数据在连接于偶数位线的如标记数字1所 表示的存储单元中被编程。然后，第二页数据在连接于奇数位线的如标记数 字2所表示的存储单元中被编程，等等。图4是描述传统存储单元之间的耦合效应的概念图。耦合效应发生在一 个或多个存储单元的阈值电压变化△ Vx导致其它例如相邻存储单元的阈值 电压变化的情况下。例如，在图4中偶数存储单元被编程的情况下，由于偶 数存储单元和奇数存储单元之间的耦合电容Cx,图4中奇数存储单元的阈值电压可能会变化。耦合效应的量级能被粗略地按照耦合电容Cx和偶数存储单元的阈值电压变化AVx的组合的比例量化。例如，耦合效应的量级被粗略量化为2CxA Vx。由于耦合效应，可能需要额外的程序操作来修正存储单元中的阈值电压 分布。不幸地是，然而，这些额外的程序操作趋于增加存储单元的负担。因 此，存储单元的可靠性可能会恶化。图5A到5D描述当用传统编程方法编程时，被耦合电容所影响的存储单 元的阈值电压分布。图5A到5D中所示的标记数字表示了存储单元被编程的 顺序。参考图5A，在连接于字线WLO的所选偶数存储单元在标记数字3所 表示的程序操作中，被从阈值电压状态11编程到阈值电压状态01的 情况下，标有最差情况单元的存储单元的阈值电压被所选偶数存储单元 的阈值电压变化AVxl所影响。在图5A中，标签VolO、 Vo00和Vo01表示 用于验证存储单元被正确编程的程序验证电压级。参考图5B,在连接于字线WL1的偶数存储单元在标记数字7所表示 的程序操作中被编程的情况下，标有最差情况单元的存储单元的阈值电 压受水平相邻的存储单元的阚值电压变化△ Vxl 、以及受垂直相邻的存储单响。图5C和5D中的存储单元以不同于图5A和5B中的存储单元的顺序而 被编程。参考图5C,在连接于字线WLO的所选偶数存储单元在标记数字5 所指示的程序操作中，被从阈值电压状态11编程到阈值电压状态10 的情况下，例如，标有最差情况单元的存储单元的阈值电压被所选偶数 存储单元的阈值电压变化AVx2所影响。参考图5D，在连接于字线WL1的所选偶数存储单元在标记数字7所 指示的操作中被编程的情况下，标有最差情况单元，，的存储单元的阈值电 压受水平相邻的偶数存储单元的阈值电压变化AVx2、以及受垂直相邻的奇 数存储单元的阈值电压变化△ Vy2和对角相邻的存储单元的阈值电压变化△ Vxy2所影响。基于参考图5A到5D的上述描述，即使在编程顺序不同时，标有最差情况单元的存储单元的阈值电压仍然被阈值电压变化AVxl、 AVx2和A Vxy2所影响。因此，存储单元的性能和可靠性趋于恶化。
技术实现思路
在至少认识了传统设备的上述短处后，本专利技术的实施例提供一种非易失 性存储设备和适应于减少水平相邻存储元件之间的耦合效应的相关方法。根据本专利技术的一个实施例，提供一种操作非易失性存储设备的方法。非 易失性存储设备包括存储器阵列，该存储器阵列包括第一子存储器阵列， 包括多个单元串和分别地连接于多个单元串的多个偶数和奇数位线；第二子 存储器阵列，包括多个单元串和分别地连接于多个单元串的多个偶数和奇数 位线；和在第一子存储器阵列和第二子存储器阵列之间沿列方向延伸的母线。 该方法包括接收要被编程的页数据，以本文档来自技高网...

【技术保护点】
一种操作非易失性存储设备的方法，其中，所述非易失性存储设备包括存储器阵列，所述存储器阵列包括第一子存储器阵列、第二子存储器阵列、和母线，所述第一子存储器阵列包括多个单元串和分别地连接于所述多个单元串的多个偶数和奇数位线，所述第二子存储器阵列包括多个单元串和分别地连接于所述多个单元串的多个偶数和奇数位线，所述母线在所述第一子存储器阵列和所述第二子存储器阵列之间沿列方向延伸，所述方法包括：　　　　接收要被编程的页数据；以及　　　　把与所述页数据相对应的位线电压同时施加到所述第一子存储器阵列中的多个偶数和奇数位线，以在所述第一子存储器阵列中的多个单元串中，对所述页数据进行编程。

【技术特征摘要】
KR 2006-9-30 96711/061.一种操作非易失性存储设备的方法，其中，所述非易失性存储设备包括存储器阵列，所述存储器阵列包括第一子存储器阵列、第二子存储器阵列、和母线，所述第一子存储器阵列包括多个单元串和分别地连接于所述多个单元串的多个偶数和奇数位线，所述第二子存储器阵列包括多个单元串和分别地连接于所述多个单元串的多个偶数和奇数位线，所述母线在所述第一子存储器阵列和所述第二子存储器阵列之间沿列方向延伸，所述方法包括接收要被编程的页数据；以及把与所述页数据相对应的位线电压同时施加到所述第一子存储器阵列中的多个偶数和奇数位线，以在所述第一子存储器阵列中的多个单元串中，对所述页数据进行编程。2. 根据权利要求1所述的方法，还包括在第一程序验证操作中，验证在与所述第一子存储器阵列所包括的偶数 位线相连接的单元串中编程的所述页数据；以及在不同于所述第一程序验证操作的时间进行的第二程序验证操作中，验 证在与所述第一子存储器阵列所包括的奇数位线相连接的单元串中编程的所 述页数据。3. —种对非易失性存储设备进行编程的方法，所述非易失性存储设备包 括第一子存储器阵列、第二子存储器阵列、连接于第一和第二子存储器阵列 的多条字线、和在第一子存储器阵列和第二子存储器阵列之间沿列方向延伸 的母线，所述方法包括施加第一工作电压到在所述多条字线中的所选字线上，并施加第二工作 电压到在所述多条字线中的所有未选字线上；以及通过同时将数据编程到所述第一子存储器阵列所包括并与所述所选字线 相连接的所有存储单元，进行第一程序操作。4. 根据权利要求3所述的方法，其中，所述母线被配置用于施加电压到 其中形成多个存储单元的所述第一和第二子存储器阵列的相应区域。5. 根据权利要求3所述的方法，其中所述母线包括与在所述第一子存储 器阵列和所述第二子存储器阵列之间形成的虚设单元串相连接的虛设位线。6. —种非易失性存储设备，包括 第一子存储器阵列，包括分别地与多个第一位线相连接的多个单元串； 第二子存储器阵列，包括分别地与多个第二位线相连接的多个单元串；母线，形成在第一子存储器阵列和第二子存储器阵列之间； 页緩冲器，包括多个数据存储元件；以及开关块，被配置用于响应于至少一个控制信号，进行第一开关操作，以 同时连接所述多个数据存储元件的第一子集和所有所述相应的第一位线，并 进行第二开关操作，以同时连接所述多个数据存储元件的第二子集和所有所 述相应的第二位线。7. 根据权利要求6所述的非易失性存储设备，其中，所述开关块包括 多个第 一开关，分别地连接在所述相应的第 一位线和所述多个数据存储元件的第一子集之间；以及多个第二开关，分别地连接在所述相应的第二位线和所述多个数据存储 元件的第二子集之间。8. 根据权利要求7所述的非易失性存储设备，还包括控制信号产生电路， 被配置用于产生至少一个控制信号，以进行所述第一开关操作和所述第二开 关操作。9. 根据权利要求6所述的非易失性存储设备，其中，所述母线被配置用 于施加电压到其中形成所述相应的第一和第二子存储器的单元串的存储单元 的所述第一和第二子存储器阵列的相应区域。10. —种非易失性存储设备，包括存储器阵列，包括第一子存储器阵列、第二子存储器阵列、和至少一条 母线，所述第一子存储器阵列包括分别地与多个第一位线相连接的多个单元 串，所述第二子存储器阵列包括分别地与多个第二位线相连接的多个单元串， 所述至少一条母线安排在所述第一子存储器阵列和所述第二子存储器阵列之 间；页緩冲器，包括多个第一数据存储元件和多个第二数据存储元件；以及 开关块，被配置用于响应于至少一个笫一控制信号，进行第一开关操作， 以同时连接所述第一数据存储元件和所述相应的第一...

【专利技术属性】
技术研发人员：朴起台，金奇南，李永宅，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]