具有扫描电路和方法的非易失性存储器技术

发明专利技术人描述和要求保护一种加速的比特扫描非易失性存储器和方法。一种非易失性存储器包括：存储单元阵列，它包括多个存储单元，每个存储单元对应于编程数据；数据扫描单元，用于检测具有第一值的编程数据；以及编程单元，用于响应于所述扫描而编程对应于所述编程数据的所检测部分的所述多个存储单元。

【技术实现步骤摘要】

本专利技术涉及一种非易失性存储器，具体涉及具有改善的扫描电路和方法的非易失性存储器。
技术介绍
非易失性存储器当其电源被切断时在存储单元中保留所存储的数据。由于其电子擦除和存储数据的能力而被广泛地用于计算机、存储卡等中的一种非易失性存储器是快闪存储器。快闪存储器按照它们的存储单元结构被分类为或非(NOR)或者与非(NAND)类型。NOR型快闪存储器将两个或更多的存储单元并联到每条位线，而NAND型快闪存储器将两个或多个存储单元串联到每条位线。NOR型快闪存储器使用沟道热电子注入来向存储单元存储或编程(program)数据，并且使用Fowler-Nordheim隧道效应(F-N隧道效应)。与非型快闪存储器使用F-N隧道效应来在存储单元中存储和擦除数据。利用沟道热电子注入实现方式，或非型快闪存储器比与非型快闪存储器更快地编程单元。对于这种改善的性能的一种折中是或非型快闪存储器消耗更多的存储单元电流，这对于大规模集成有副作用。为了在NOR型快闪存储器中编程或存储数据，向所述快闪存储器提供了编程(program)命令、编程地址和编程数据。所述编程命令可以指示要对于快闪存储器执行的操作类型，例如编程操作。在执行所述编程操作之前，通常擦除要被编程的快闪存储器的部分，其中，所述擦除将每个被擦除的存储单元设置为第一预定值，诸如逻辑高或“1”。所述编程地址和编程数据可以响应于所述编程命令而选择要被编程的存储单元。例如，所述编程地址可以激活字线，并且所述编程数据可以指示将编程与所激活的字线耦接的哪个(些)存储单元。通常，编程操作向每个所选择的存储单元编程诸如逻辑低或“0”的第二个预定值，否则保持所擦除的第一预定值。快闪存储器在内部指定用于完成每个编程操作的预设时间。所述编程操作包括验证操作，用于确定在每个被寻址的存储单元中是否成功地将编程数据编程。在所述预设时间期间，重复所述编程和验证操作，直到在每个被寻址的存储单元中编程了编程数据。为了执行编程操作，向每条对应的位线施加对应于每个第二预定编程数据值(例如“0”)的编程电压。因为使用沟道热电子注入来编程或非型快闪存储器，因此通常在单个编程操作期间可以通过编程电压同时编程仅仅2-4个存储单元。例如，当可以在单个编程操作期间同步地编程四个存储单元时并且当编程数据是“1001101111110111”时，需要四个编程操作“1001”、“1011”、“1111”和“0111”，即使通过所述编程操作正在物理地改变仅仅四个存储单元，例如对应于在编程数据中的“0”的那些单元。因此，所述编程时间，或者说将所述编程数据编程到快闪存储器所需要的时间，总是相同的，而不论是否所述编程数据是第一或第二预定值。
技术实现思路
本专利技术的一个方面是提供一种能够降低编程时间的非易失性存储器。所述非易失性存储器包括存储单元阵列，它包括多个存储单元，每个存储单元对应于编程数据的独立部分；数据扫描单元，用于检测具有第一值的编程数据的各部分；以及编程单元，用于响应于预定数量的检测而将对应于编程数据的所检测部分的存储单元编程。附图说明我们包括附图以进一步理解本专利技术，我们并入它们以构成本说明书的一部分。所述附解了本专利技术的示例实施例，并且与说明一起用于解释本专利技术的原理。图1是按照本专利技术的一个例证实施例的非易失性半导体存储器的方框图。图2和3是图解图1所示的半导体存储器的操作的时序图。图4是图1所示的扫描时钟产生单元的一个实施例的方框图。图5是图1所示的数据锁存电路的一个实施例的方框图。图6是图1所示的编程比特计数器的一个实施例的方框图。图7是图1所示的编程控制单元的一个实施例的方框图。图8是图1所示的编程驱动电路的一个实施例的方框图。具体实施例方式下面我们参照附图来更详细地描述本专利技术的优选实施例。但是，本专利技术可以以不同的形式被体现，并且不应当被理解为限制于在此给出的实施例。而且，这些实施例被提供使得本公开彻底和完整，并且向本领域的技术人员完整地提供本专利技术的范围。在整个说明书中，相同的附图标号表示相同的元件。图1是按照本专利技术的一个实施例的非易失性半导体存储器100的方框图。参见图1，非易失性半导体存储器100包括数据扫描单元10、编程单元80和存储单元阵列区域90。存储单元阵列区域90包括存储单元阵列92、X解码器94、Y解码器96和Y门98。存储单元阵列92包括多个存储单元，它们连接到多条位线BL1-BLN和多条字线WL1-WLj。X解码器94解码存储单元的行地址X_Add。Y解码器96解码列的列地址Y_Add。另外，Y解码器96在存储单元阵列92和编程单元80之间执行数据接口。虽然非易失性半导体存储器100在图1中被示出为或非型快闪存储器。但是可以以其他的非易失性存储器类型来实现本专利技术。数据扫描单元10包括扫描时钟产生单元20、缓冲器29、数据锁存单元30。扫描时钟产生单元20响应于内部时钟信号CLK而产生多个扫描时钟信号ScanCLK<N:1>，并且向数据锁存单元30和编程比特计数器40提供所述扫描时钟信号ScanCLK<N:1>。如图1所示，可以以两组ScanCLK<N2:1>]]>和ScanCLK<N2+1:N>]]>来提供扫描时钟信号ScanCLK<N:1>。在一个实施例中，扫描时钟信号ScanCLK<N:1>可以以替代的方式被产生，例如ScanCLK<1>、ScanCLK<N>、ScanCLK<2>、ScanCLK<N-1>等，以ScanCLK<N2+1>]]>作为对于每组编程数据产生的最后扫描时钟信号。扫描时钟产生单元20可以在内部时钟信号CLK的每个间隔中产生两个扫描时钟信号，一个是当所述内部时钟信号CLK在高电平时，另一个是当所述内部时钟信号CLK在低电平时。可以从时钟产生单元(未示出)产生所述内部时钟信号CLK，所述时钟产生单元可以被包括在非易失性半导体存储器100中。缓冲器29缓存编程数据Data<N:1>的多个比特，并且向数据锁存单元30提供所缓存的编程数据Data<N:1>。数据锁存单元30响应于扫描时钟信号ScanCLK<N:1>而确定编程数据Data<N:1>的那些比特具有值“0”，并且产生对应于具有“0”值的那些比特的位线选择信号BLselect<N:1>和编程计数信号PgmCount<N:1>。数据锁存单元30包括多个数据锁存电路30_1-30_N，其中每个数据锁存电路30_1-30_N接收编程数据Data<N:1>的一个对应比特，并且响应于对应的扫描时钟信号ScanCLK<N:1>而确定是否所述比特具有值“0”。因为可以在内部时钟信号CLK的每个间隔中产生两本文档来自技高网...

【技术保护点】
一种非易失性存储器，包括：存储单元阵列，它包括多个存储单元，每个存储单元存储编程数据；数据扫描单元，用于检测具有第一值的编程数据；以及编程单元，用于响应于数据扫描单元而编程所述多个存储单元。

【技术特征摘要】
KR 2004-9-15 73883/041.一种非易失性存储器，包括存储单元阵列，它包括多个存储单元，每个存储单元存储编程数据；数据扫描单元，用于检测具有第一值的编程数据；以及编程单元，用于响应于数据扫描单元而编程所述多个存储单元。2.按照权利要求1的器件，其中，所述数据扫描单元被适配来将所述编程数据扫描预定次数。3.按照权利要求1的器件，其中，所述数据扫描单元被适配来产生多个扫描时钟信号；并且其中，所述数据扫描单元被适配来响应于所述扫描时钟信号而检测具有第一值的编程数据。4.按照权利要求3的器件，其中，所述编程单元被适配来响应于扫描时钟信号而编程所述存储单元。5.按照权利要求3的器件，其中，所述数据扫描单元被适配来通过同时执行编程数据的正向扫描和反向扫描来检测具有第一值的编程数据。6.按照权利要求3的器件，其中，所述数据扫描单元被适配来在内部时钟的每个周期中产生至少两个扫描时钟信号。7.按照权利要求4的器件，其中，所述数据扫描单元被适配来响应于存储单元的编程而停止产生所述扫描时钟信号。8.按照权利要求1的器件，其中，所述数据扫描单元被适配来响应于每次检测而产生位线激活信号；并且其中，所述编程单元被适配来响应于预定数量的检测而编程对应于位线激活信号的存储单元。9.按照权利要求1的器件，其中，所述数据扫描单元被适配来响应于每次检测而产生同步信号；其中，所述编程单元包括计数器，用于响应于每个同步信号而递增计数器值；并且其中，所述编程单元被适配来响应于所述计数器值而编程对应于所检测的编程数据的存储单元。10.按照权利要求9的器件，其中，所述数据扫描单元被适配来响应于所述计数器值而停止检测具有第...

【专利技术属性】
技术研发人员：郑宰镛，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]