非易失性单元减小功率的编程制造技术

用于使编程阵列中的非易失性存储器单元（例如ＮＲＯＭ单元）过程中存储器阵列的电流消耗最小的方法，包括：在没有从正电源通过该阵列流到地的直流电流的情况下对单元进行编程，在编程脉冲之间，在没有使带有编程电压的全局位线放电的情况下，利用编程脉冲对多个单元进行编程，利用瞬态电流对单元进行编程。

【技术实现步骤摘要】

本专利技术一般涉及非易失性单元，尤其涉及对其进行编程的方法。
技术介绍
非易失性单元在本领域中是公知的，例如氮化物只读存储器(NROM)单元，每个单元存储两个数据位(bit)。存储器芯片典型包括这些单元的阵列，其中可以单独存取每个单元的每个数据位。现在参考图1A和1B，它们表示了两个示例性现有技术的存储器芯片，其包括标注为10的阵列，其中具有NROM单元12、X解码器14、Y解码器16和Y多路复用器(Y-MUX)18。图1A的阵列是分段式虚地阵列，并且在转让给本专利技术的共同受让人的US6633496中进行了描述，图1B的阵列是以如转让给本专利技术的共同受让人的US6614692中描述的分段式阵列结构为基础。在这两个实施方式中，阵列10包括字线WL(i)和局部位线BLj，该字线和位线与NROM单元12相连，并且通过它们访问NROM单元12。每个NROM单元，例如单元12A和12B(图1A)包括栅接线端G和两个用作该单元的源极或漏极的扩散区(diffusion)F。每个字线WL(i)通过将NROM单元12的栅极G连接在一起而将一行NROM单元连接在一起。而且，一行中的每两个相邻单元的扩散区F连接在一起。每个局部位线BLj将两列NROM单元12连接在一起，从而将它们的扩散区F连接在一起。因此，位线BL8将单元12A和12B的扩散区F连接到同列中与其它WL相连的单元(例如单元12D和12E)的扩散区F。阵列10还包括全局位线GBL(n)和选择单元20。全局位线GBL(n)连接在Y-MUX18和选择单元20之间，并且选择单元20将全局位线GBL(n)连接到局部位线BLj。在图1B的实施方式中，存在将一列或多列单元12与其相邻的列电隔开的隔离区域22。X解码器14通过激励单独字线WL(i)而激励一行NROM单元12。Y解码器16解码所要存取的数据位的Y地址，并且指示Y-MUX18选择可以与包含所要存取的数据位的单元的局部位线BLj相连的全局位线GBL(n)。X解码器14还激励与选择单元20相关的选择线，需要该选择单元来将选定的全局位线GBL(n)连接到需要的局部位线BLj。例如，为了对一个数据位进行编程，起初使所有全局位线GBL放电并且浮置。为了编程单元12C中的数据位，X解码器14首先激励字线WL(i)，从而激励单元12C的栅电极。当字线WL(i)上升到其编程电压电平时，X解码器14可以通过分别激励选择线SEL-5和SEL-4来选择位线存取路径，从而激励选择单元20A和20B。Y-MUX18可以将GBL(N)和GBL(N+1)驱动为GND，并且可以使所有其它的全局位线保持浮置。为了施加对单元的数据位进行编程的编程脉冲(图1A中的右侧电荷存储区域或者图1B中的左侧存储区域)，Y-MUX18将全局位线GBL(N)驱动为高电压(HV)，约为4-6V，将全局位线GBL(N+1)驱动为GND(0V)或其它接近GND的电势，并且所有其它的全局位线典型地保持浮置。选择单元20A将全局位线GBL(N)的高电压传递到局部位线BL12，并且因此传递到用作单元12C的源极的扩散区F。选择单元20B将全局位线GBL(N+1)的地电压传递到局部位线BL13，并且因此传递到用作单元12C的漏极的扩散区F。虚线表示来自Y-MUX18、通过单元12C并且返回Y-MUX18的电流。通过将全局位线GBL(N)驱动为低电平而终止编程脉冲。现在参照图2，其表示了用于编程多个单元的激励定时。在美国专利公报2003-0145176-A1中描述了这种编程方法，该申请由本专利技术的共同受让人共同拥有。最初(图形(a))，将选定的字线WL(i)驱动为高电压(例如9V)。在几乎相同时刻，或者稍后，还激励相关的选择线SEL-x(图形(b))，从而限定了到所要存取的单元的传导路径。在图形(c)中，将GND或接近GND的电势驱动到所要存取的NROM单元的漏极和源极接线端。最后，如图形(d)所示，将高电压脉冲施加到将要与单元的漏极接线端相连的全局位线(GBL)，从而提供编程脉冲。该编程脉冲(PGM’ing Pulse)随后进行编程验证操作(PGM Verify)(其需要在NROM单元接线端具有不同电压电平)。当对大量单元进行编程时(例如在512B页写操作中)，可以在进行编程验证测试之前向所要编程的选定字线WL(i)上的全部单元施加编程脉冲。这由图形(b)和(d)中的多个跃迁表示。现在参照图3，其示意表示了在编程脉冲期间的直流电流IDC的流动。DC电流IDC从电源30流出，经过高压供电系统32(其可以包括电荷泵、调节器或者增压器)，沿着第一、长全局位线GBL(1)经由所要编程的单元12，沿着第二、长全局位线GBL(2)，直到其到达地电源34为止。沿着这个电流路径，通常存在用作开关的附加传导晶体管(图3中未示出)。高压供电系统32生成编程电压电平(HV)，其比电源30的电压电平(Vcc)高得多。高压供电系统的功率效率(η)特别低(小于50％)，因此电源30消耗的电流(ICC，DC)比IDC大得多。具体而言，ICC，DC＝HV*IDC/VCC/ηDC电流IDC在编程过程中可以是较大的，特别是在需要并行地编程许多单元，以便实现高编程速率的情况下。此外，在图2所示的编程时序中，每个编程脉冲使相关的GBL充电和放电。在高密度存储器器件中，与全局位线相关的寄生电容CBL可以较大。电容CBL越大，高压供电系统32消耗的动态电流越大。此外，在图2所示的时序中，在编程操作过程中，电容CBL多次充电和放电。高压供电系统32消耗的动态电流大，并且电源30消耗的电流更大(这是由于高压供电系统32的效率低)。附图说明在说明书的结尾部分特别指出并且明确请求保护了本专利技术的主题。然而，结合相关附图，通过参照以下的详细说明可以准确理解本专利技术的结构和操作方法，以及本专利技术的目的、特征和优点，在附图中图1A和1B示意表示了两个示例性现有技术的具有存储器阵列的存储器芯片；图2是表示用于对图1A和1B的阵列中的多个单元进行编程的激励定时的时序图；图3是在图1A和1B的阵列中的编程脉冲过程中的直流电流IDC的流动的示意图；图4A和4B示意表示了在本专利技术的一个实施例中的电流的流动；图5是表示在三条局部位线上随时间变化的电压图形，用于理解图4A和4B的实施例的操作；图6是表示存在两种不同操作条件下阈值电压Vt随时间的变化的图像，用于理解图4A和4B的实施例的操作；图7A是表示本专利技术第二实施例的时序图；图7B是表示当使用图7A的时序图时图1A的阵列的示意图；图8A是表示本专利技术第三实施例的时序图；图8B是表示在使用图8A的时序图时图1A的阵列的示意图。可以理解，为了简单而清楚的说明，图中所示的元件不必按比例画出。例如，为了清楚起见可以相对其它元件夸大一些元件的尺寸。而且，在附图中可以重复考虑过的适当附图标记，以表示相应或相似的元件。具体实施例方式在以下的详细说明中，阐明了许多具体细节，以便提供对本专利技术的彻底理解。然而，本领域技术人员可以理解本专利技术可以在没有这些具体细节的情况下实现。在其它实例中，没有详细描述公知的方法、过程和组件，从而不会使本专利技术难以理解。本专利技术可以是新颖的编程方法，其可以减少对NROM单元编程所需的本文档来自技高网...

【技术保护点】
一种方法，包括：在没有从正电源通过存储器阵列流到地的直流电流的情况下，对非易失性存储器单元进行编程，所述单元构成了该存储器阵列的一部分。

【技术特征摘要】
US 2004-6-10 10/864,5001.一种方法，包括在没有从正电源通过存储器阵列流到地的直流电流的情况下，对非易失性存储器单元进行编程，所述单元构成了该存储器阵列的一部分。2.根据权利要求1所述的方法，并且其中所述编程包括断开非易失性存储器单元的源极与地电压；并且在断开所述源极之后，向所述单元的漏极提供编程电压。3.根据权利要求2所述的方法，并且其中所述断开包括断开地电源与全局位线。4.根据权利要求2所述的方法，并且其中所述断开包括断开构成所述源极的局部位线与带有所述地电压的全局位线。5.根据权利要求1所述的方法，并且其中所述编程包括向所述单元的漏极提供编程电压；并且在施加了所述漏电压之后，断开非易失性存储器单元的源极与地电压。6.根据权利要求5所述的方法，并且其中所述断开包括断开地电源与全局位线。7.根据权利要求5所述的方法，并且其中所述断开包括断开构成所述源极的局部位线与带有所述地电压的全局位线。8.根据权利要求1所述的方法，其中所述非易失性存储器单元是NROM单元。9.根据权利要求1所述的方法，其中所述存储器阵列是分段式虚地阵列。10.根据权利要求9所述的方法，其中所述阵列中具有绝缘部分。11.一种方法，包括利用编程脉冲对多个非易失性存储器单元进行编程，在编程脉冲之间没有使带有编程电压的全局位线放电。1...

【专利技术属性】
技术研发人员：爱德华多马彦，
申请(专利权)人：赛芬半导体有限公司，
类型：发明
国别省市：IL[以色列]