电荷存储型IGBT及其制造方法技术

本发明专利技术公开了一种电荷存储型IGBT，包括：漂移区，沟道区，电荷存储层和多个沟槽，各沟槽穿过沟道区和电荷存储层进入到漂移区中；在沟槽中形成有栅介质层和多晶硅栅；各多晶硅栅为第二导电类型重掺杂且和电荷存储层的掺杂类型相反，被多晶硅栅侧面覆盖的沟道区表面用于形成沟道；各多晶硅栅的底部段侧面覆盖相邻的电荷存储层，在器件反向偏置时各多晶硅栅的底部段对电荷存储层进行横向耗尽，用以改善电荷存储层的电场均匀性从而减少由电荷存储层的引入而带来的对器件的击穿电压的下降。本发明专利技术还公开了一种电荷存储型IGBT的制造方法。本发明专利技术能有效增大器件的击穿电压。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路制造领域，特别是涉及一种电荷存储型IGBT；本专利技术还涉及一种电荷存储型IGBT的制造方法。
技术介绍
在绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,IGBT)器件的透明集电极(TC)背面工艺和电场场中止(FS)应用以后，器件性能的提高则主要依靠近表面器件结构和工艺改善来实现。沟槽型FS-IGBT是采用沟槽栅结构、电场中止工艺和透明集电极工艺制作的IGBT器件，具有具有导通饱和电压Vce(sat)低、开关损耗Eoff小的特点。沟槽栅代替平面栅有较大的性能优势。在沟道下方的漂移区内掺杂较高浓度的杂质，形成电荷存储层(CS)。CS层能够有效阻止漂移区内的少子向沟道漂移，使得背面集电区对漂移区(基区)有更好的电导调制效果，进一步降低器件的导通饱和压降。这种器件为电荷存储型IGBT也即CSTBT。CSTBT中，CS层实质上提高了漂移区的掺杂浓度，会降低器件的击穿电压。如何在引入CS层又不显著降低器件击穿电压是CSTBT所遇到最大挑战。
技术实现思路
本专利技术所要解决的技术问题是提供一种电荷存储型IGBT，能增大器件的击穿电压。为此，本专利技术还提供一种电荷存储型IGBT的制造方法。为解决上述技术问题，本专利技术提供的电荷存储型IGBT包括：漂移区，由形成于半导体衬底表面的第一导电类型轻掺杂区组成。第二导电类型掺杂的沟道区，形成于所述漂移区表面。在所述漂移区的底部表面形成有由第二导电类重掺杂区组成的集电区。电荷存储层形成于所述漂移区的顶部区域且位于所述漂移区和所述沟道区交界面的底部，所述电荷存储层具有第一导电类重掺杂；所述电荷存储层用于阻挡第二导电类载流子从所述漂移区中进入到所述沟道区中。多个沟槽，各所述沟槽穿过所述沟道区和所述电荷存储层且各所述沟槽的进入到所述漂移区中。在所述沟槽的侧面形成有栅介质层，在所述沟槽的底部表面形成有底部介质层，多晶硅栅由填充于所述沟槽中的多晶硅组成。各所述多晶硅栅为第二导电类型重掺杂，被各所述多晶硅栅侧面覆盖的所述沟道区表面用于形成沟道。各所述多晶硅栅的底部段侧面覆盖相邻的所述电荷存储层，在器件反向偏置时各所述多晶硅栅的底部段对所述电荷存储层进行横向耗尽，用以改善所述电荷存储层的电场均匀性从而减少由所述电荷存储层的引入而带来的对器件的击穿电压的下降。进一步的改进是，所述半导体衬底为硅衬底。进一步的改进是，在所述硅衬底表面形成有硅外延层，所述漂移区直接由第一导电类型轻掺杂的所述硅外延层组成，所述沟道区形成于所述漂移区表面的所述硅外延层中。进一步的改进是，所述栅介质层的材料为氧化硅，所述底部介质层的材料为氧化硅。进一步的改进是，所述底部介质层和所述栅介质层采用热氧化工艺同时形成。进一步的改进是，所述电荷存储层的掺杂浓度至少大于所述漂移区的掺杂浓度的一个数量级。进一步的改进是，通过调节所述沟道区的掺杂浓度来调节器件的阈值电压。进一步的改进是，在所述沟道区表面形成有由第一导电类型重掺杂区组成的源区。在所述半导体衬底的正面形成有层间膜，所述层间膜将所述源区、所述多晶硅栅和所述沟道区表面覆盖。在所述源区和所述多晶硅栅的顶部分别形成有穿过所述层间膜的接触孔。在所述层间膜的表面形成有正面金属层图形结构，所述正面金属层图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触。在所述集电区的底部表面形成有由背面金属层组成的集电极。进一步的改进是，所述集电区为透明集电区。进一步的改进是，在所述漂移区和所述集电区之间形成有由第一导电类型重掺杂区组成的电场中止层。进一步的改进是，电荷存储型IGBT为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述电荷存储型IGBT为P型器件，第一导电类型为P型，第二导电类型为N型。为解决上述技术问题，本专利技术提供的电荷存储型IGBT的制造方法包括如下步骤：步骤一、提供一半导体衬底，在所述半导体衬底表面形成由第一导电类型轻掺杂区组成的漂移区。步骤二、在所述漂移区表面依次形成电荷存储层和第二导电类型掺杂的沟道区。所述沟道区位于所述漂移区表面。所述电荷存储层位于所述漂移区的顶部区域且位于所述漂移区和所述沟道区交界面的底部，所述电荷存储层具有第一导电类重掺杂；所述电荷存储层用于阻挡第二导电类载流子从所述漂移区中进入到所述沟道区中。步骤三、形成多个沟槽，多个沟槽，各所述沟槽穿过所述沟道区和所述电荷存储层且各所述沟槽的进入到所述漂移区中。步骤四、在所述沟槽的底部表面形成底部介质层，在所述沟槽的侧面形成栅介质层。在各所述沟槽中填充第二导电类型重掺杂的多晶硅，由填充于所述沟槽中的多晶硅组成多晶硅栅。被各所述多晶硅栅侧面覆盖的所述沟道区表面用于形成沟道。各所述多晶硅栅的底部段侧面覆盖相邻的所述电荷存储层，在器件反向偏置时各所述多晶硅栅的底部段对所述电荷存储层进行横向耗尽，用以改善所述电荷存储层的电场均匀性从而减少由所述电荷存储层的引入而带来的对器件的击穿电压的下降。进一步的改进是，所述电荷存储层的掺杂浓度至少大于所述漂移区的掺杂浓度的一个数量级。进一步的改进是，步骤四之后还包括如下正面工艺步骤：步骤五、采用光刻加注入工艺在所述沟道区表面形成由第一导电类型重掺杂区组成的源区。步骤六、在所述半导体衬底的正面淀积层间膜，所述层间膜将所述源区、所述多晶硅栅和所述沟道区表面覆盖。步骤七、对所述层间膜进行光刻刻蚀形成穿过所述层间膜的接触孔的开口，所述接触孔的开口将底部对应的所述源区或所述多晶硅栅暴露出来。之后，在所述接触孔的开口中填充金属。步骤八、形成正面金属层，对所述正面金属层进行光刻刻蚀形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触。进一步的改进是，步骤七中所述接触孔的开口打开后、金属填充前还包括：进行第二导电类型重掺杂注入在所述源区所对应的所述接触孔的底部形成第二导电类型重掺杂注入区，所述第二导电类型重掺杂注入区和所述沟道区相接触。进一步的改进是，步骤八之后，还包括如下背面工艺步骤：步骤九、对所述半导体衬底进行减薄。步骤十、进行第二导电类型重掺杂离子注入在所述漂移区的底部表面形成由第二导电类型重掺杂区组成的集电区。步骤十一、形成背面金属层，所述背面金属层和所述集电区接触引出集电极。进一步的改进是，在所述漂移区和所述集电区之间形成有由第一导电类型重掺杂区组成的电场中止层；所述电场中止层在步骤九的减薄工艺之后、步骤十的所述第二导电类型重掺杂离子注入之前进行第一导电类型重掺杂离子注入形成。进一步的改进是，所述栅介质层的材料为氧化硅，所述底部介质层的材料为氧化硅。进一步的改进是，步骤四中所述底部介质层和所述栅介质层采用热氧化工艺同时形成。进一步的改进是，电荷存储型IGBT为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述电荷存储型IGBT为P型器件，第一导电类型为P型，第二导电类型为N型。本专利技术在IGBT中引入高掺杂的电荷存储层即CS层后，为了防止CS层使器件的击穿电压降低，本专利技术对栅极结构做了改进，具体为本专利技术的栅极结构的多晶硅栅的掺杂类型不再是根据沟道区的掺杂进行设置，而是本文档来自技高网...

【技术保护点】
一种电荷存储型IGBT，其特征在于，包括：漂移区，由形成于半导体衬底表面的第一导电类型轻掺杂区组成；第二导电类型掺杂的沟道区，形成于所述漂移区表面；在所述漂移区的底部表面形成有由第二导电类重掺杂区组成的集电区；电荷存储层形成于所述漂移区的顶部区域且位于所述漂移区和所述沟道区交界面的底部，所述电荷存储层具有第一导电类重掺杂；所述电荷存储层用于阻挡第二导电类载流子从所述漂移区中进入到所述沟道区中；多个沟槽，各所述沟槽穿过所述沟道区和所述电荷存储层且各所述沟槽的进入到所述漂移区中；在所述沟槽的侧面形成有栅介质层，在所述沟槽的底部表面形成有底部介质层，多晶硅栅由填充于所述沟槽中的多晶硅组成；各所述多晶硅栅为第二导电类型重掺杂，被各所述多晶硅栅侧面覆盖的所述沟道区表面用于形成沟道；各所述多晶硅栅的底部段侧面覆盖相邻的所述电荷存储层，在器件反向偏置时各所述多晶硅栅的底部段对所述电荷存储层进行横向耗尽，用以改善所述电荷存储层的电场均匀性从而减少由所述电荷存储层的引入而带来的对器件的击穿电压的下降。

【技术特征摘要】
1.一种电荷存储型IGBT，其特征在于，包括：漂移区，由形成于半导体衬底表面的第一导电类型轻掺杂区组成；第二导电类型掺杂的沟道区，形成于所述漂移区表面；在所述漂移区的底部表面形成有由第二导电类重掺杂区组成的集电区；电荷存储层形成于所述漂移区的顶部区域且位于所述漂移区和所述沟道区交界面的底部，所述电荷存储层具有第一导电类重掺杂；所述电荷存储层用于阻挡第二导电类载流子从所述漂移区中进入到所述沟道区中；多个沟槽，各所述沟槽穿过所述沟道区和所述电荷存储层且各所述沟槽的进入到所述漂移区中；在所述沟槽的侧面形成有栅介质层，在所述沟槽的底部表面形成有底部介质层，多晶硅栅由填充于所述沟槽中的多晶硅组成；各所述多晶硅栅为第二导电类型重掺杂，被各所述多晶硅栅侧面覆盖的所述沟道区表面用于形成沟道；各所述多晶硅栅的底部段侧面覆盖相邻的所述电荷存储层，在器件反向偏置时各所述多晶硅栅的底部段对所述电荷存储层进行横向耗尽，用以改善所述电荷存储层的电场均匀性从而减少由所述电荷存储层的引入而带来的对器件的击穿电压的下降。2.如权利要求1所述的电荷存储型IGBT，其特征在于：所述半导体衬底为硅衬底。3.如权利要求2所述的电荷存储型IGBT，其特征在于：在所述硅衬底表面形成有硅外延层，所述漂移区直接由第一导电类型轻掺杂的所述硅外延层组成，所述沟道区形成于所述漂移区表面的所述硅外延层中。4.如权利要求2所述的电荷存储型IGBT，其特征在于：所述栅介质层的材料为氧化硅，所述底部介质层的材料为氧化硅。5.如权利要求4所述的电荷存储型IGBT，其特征在于：所述底部介质层和所述栅介质层采用热氧化工艺同时形成。6.如权利要求1所述的电荷存储型IGBT，其特征在于：所述电荷存储层的掺杂浓度至少大于所述漂移区的掺杂浓度的一个数量级。7.如权利要求1所述的电荷存储型IGBT，其特征在于：通过调节所述沟道区的掺杂浓度来调节器件的阈值电压。8.如权利要求1所述的电荷存储型IGBT，其特征在于：在所述沟道区表面形成有由第一导电类型重掺杂区组成的源区；在所述半导体衬底的正面形成有层间膜，所述层间膜将所述源区、所述多晶硅栅和所述沟道区表面覆盖；在所述源区和所述多晶硅栅的顶部分别形成有穿过所述层间膜的接触孔；在所述层间膜的表面形成有正面金属层图形结构，所述正面金属层图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触；在所述集电区的底部表面形成有由背面金属层组成的集电极。9.如权利要求1所述的电荷存储型IGBT，其特征在于：所述集电区为透明集电区。10.如权利要求7所述的电荷存储型IGBT，其特征在于：在所述漂移区和所述集电区之间形成有由第一导电类型重掺杂区组成的电场中止层。11.如权利要求1-10中任一权利要求所述的电荷存储型IGBT，其特征在于：电荷存储型IGBT为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述电荷存储型IGBT为P型器件，第一导电类型为P型，第二导电类型为N型。12.一种电荷存储型IGBT的制造方法，其特征在于，包括如下步骤：步骤一、提供一半导体衬底，在所述半导体衬底表面形成由第一导电类型轻掺杂区组成的漂移区；步骤二、在所述漂移区表面依次形成电荷存储层和第二导电类型掺杂的沟道区；所述沟道区位于所述漂...

【专利技术属性】
技术研发人员：钱文生，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31