一种集成电路（100）包括具有并行交替的有源间隙漂移区和场间隙漂移区的延伸漏极MOS晶体管（102）。延伸漏极MOS晶体管包括在场间隙漂移区上具有场板的栅极。延伸漏极MOS晶体管可以以对称嵌套配置形成。用于形成包含延伸漏极MOS晶体管的集成电路的工艺提供并行交替的有源间隙漂移区和场间隙漂移区，其中栅极在场间隙漂移区上具有场板。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路，更具体地涉及集成电路中的延伸漏极MOS晶体管。
技术介绍
集成电路可以包括延伸漏极金属氧化物半导体(MOS)晶体管，其中在漏极区中的漂移区邻近沟道区，这类晶体管例如横向扩散金属氧化物半导体(LDMOS)晶体管、双扩散金属氧化物半导体(DMOS)晶体管或漏极延伸金属氧化物半导体(DEMOS)晶体管。通常，漂移区中的平均掺杂小于MOS晶体管的源极区中的平均掺杂密度的一半。漂移区由栅极延伸场板覆盖的延伸漏极MOS晶体管(有时被称为场间隙MOS晶体管)可以展示出高于10伏的击穿电压，但由于漏极中的场氧化物元件终止场板，因此在漏极中可能具有不期望大的电阻。在漂移区上没有场板的延伸漏极MOS晶体管(有时称为有源间隙MOS晶体管)由于在栅极边缘处产生热载流子，因此可能不期望地展示出低于10伏的击穿电压和退化的可靠性。
技术实现思路
集成电路可以包括具有并行交替的有源间隙漂移区和场间隙漂移区的延伸漏极MOS晶体管。延伸漏极MOS晶体管包括在场间隙漂移区上方具有场板的栅极。可以形成对称嵌套配置的延伸漏极MOS晶体管。公开了形成集成电路的工艺。附图说明图1A和图1B是以连续制造阶段描绘的、包含根据实施例形成的混合型有源-场间隙延伸漏极MOS晶体管的集成电路的透视图。图2是包含根据另一个实施例形成的混合型有源-场间隙延伸漏极MOS晶体管的集成电路的透视图。图3是包含根据其他实施例形成的混合型有源-场间隙延伸漏极MOS晶体管的集成电路的透视图。图4A和图4B分别是集成电路的顶视图和剖视图，该集成电路包含根据实施例以对称嵌套配置形成的混合型有源-场间隙延伸漏极MOS晶体管。具体实施方式集成电路可以包括具有多个并行交替的有源间隙漂移区和场间隙漂移区的混合型有源-场间隙延伸漏极MOS晶体管。场板是栅极的延伸部分。场板终止于延伸漏极MOS晶体管的漏极中的场氧化物元件。图1A和图1B示出以连续制造阶段描绘的、包含根据实施例形成的混合型有源-场间隙延伸漏极MOS晶体管102的集成电路100。集成电路100形成在衬底104中和在其上，该衬底可以为单晶硅晶片、绝缘体上硅(SOI)晶片、具有不同晶向区域的混合晶向技术(HOT)晶片或其他适用于制造集成电路100的材料。在衬底104中紧靠延伸漏极MOS晶体管102的沟道区108形成延伸漏极MOS晶体管102的延伸漏极106。延伸漏极106包括漂移区110。延伸漏极106可以由例如包括以下步骤的工艺形成:在衬底104上通过光刻工艺形成光刻胶的离子注入掩模，以便暴露延伸漏极106的区域；将掺杂剂离子注入到衬底104中由离子注入掩模暴露的区域中；移除离子注入掩模；以及对衬底104进行退火，以便激活注入的掺杂剂。在延伸漏极106中邻近漂移区110形成场氧化物元件112。场氧化物112可以是例如主要由250到600纳米厚的二氧化硅构成。场氧化物元件112可以通过如图1A描绘的浅槽隔离(STI)工艺、硅局部氧化(LOCOS)工艺或其他方法形成。STI工艺可以包括以下步骤:在衬底104上形成氧化层；在氧化层上形成氮化硅层；图形化氮化硅层，以便暴露场氧化物112的一区域；在衬底中暴露的区域中刻蚀槽至一合适深度，以便得到期望厚度的场氧化物112 ;在槽的侧壁和底部上生长热氧化物层；通过化学气相淀积(CVD )、高密度等离子体(HDP )或高纵横比工艺(HARP )用二氧化硅填充槽；从氮化硅层的顶表面去除不需要的二氧化硅；以及去除氮化硅层。LOCOS工艺可以包括以下步骤:在衬底104上形成氧化层；在氧化层上形成氮化硅层；图形化氮化硅层，以便暴露场氧化物112的一区域；在暴露的区域中衬底104的顶表面上生长热氧化层至一合适厚度，以便得到期望厚度的场氧化物112 ;以及去除氮化硅层。延伸漏极106在场氧化物元件112的下面延伸。在本实施例的替代版本中，可以在形成延伸漏极106之前形成场氧化物元件112。参考图1B，在衬底104上沟道区108和漂移区110上方形成栅极介电层114。栅极介电层114可以是例如二氧化硅、氮氧化硅、氧化铝、氮氧化铝、氧化铪、硅酸铪、铪硅氧氮化物、氧化锆、硅酸锆、锆硅氧氮化物、上述材料的组合或其他绝缘材料的一层或多层。由于在50°C到800°C之间的温度下暴露于含氮的等离子体或含氮的环境气体，因此栅极介电层114可能包括氮。栅极介电层114的厚度可以为每伏栅源偏压2.5到3.0纳米。可以通过多种栅极电介质形成工艺中的任何一种来形成栅极介电层114，例如热氧化、氧化物层的等离子体氮化和/或通过原子层淀积(ALD)的介电材料淀积。在栅极介电层114上形成延伸漏极MOS晶体管102的栅极116，以便暴露漂移区110的有源间隙区118，并且在有源间隙区118间形成延伸至场氧化物元件112上的场板120。栅极116可以通过例如包括以下步骤的工艺形成:在栅极介电层114上方形成栅极材料层，例如多晶的硅，通常被称为多晶硅；利用光刻工艺在栅极材料层上方形成包括光刻胶的栅极刻蚀掩模，以便覆盖栅极116的一区域；通过反应离子刻蚀(RIE)工艺执行栅极刻蚀工艺，RIE工艺从由栅极刻蚀掩模暴露的区域中的栅极材料层去除材料；以及去除栅极刻蚀掩模。漂移区110在场板120下面的区域为场间隙漂移区。本实施例的一个版本中，相邻场板120间的每个有源间隙区118的有源间隙宽度122小于2微米。在其他版本中，每个有源间隙区118的有源间隙宽度122小于I微米。可以在栅极116的侧表面上形成栅极侧壁间隔层。在延伸漏极106中紧靠有源间隙区118和场氧化物元件112形成漏极接触扩散区124。在衬底104中紧靠沟道区108且在延伸漏极106对面形成延伸漏极MOS晶体管102的源极126。漏极接触扩散区124和源极126可以例如通过包括以下步骤的工艺同时形成:通过光刻工艺在集成电路100的现有顶表面上形成光刻胶的离子注入掩模，以便暴露漏极接触扩散区124的一区域和源极126的一区域；将掺杂剂离子注入到衬底104中由离子注入掩模暴露的区域中；去除离子注入掩模；以及对衬底104进行退火，以便激活注入的掺杂剂。可以在衬底104中形成背栅接触扩散区128，以便与沟道区108电连接。背栅接触扩散区128 (如果形成)可以如图1B所描绘地分布，或可以是局部的。背栅接触扩散区128可以例如通过包括以下步骤的工艺形成:通过光刻工艺在集成电路100的现有顶表面上方形成光刻胶的离子注入掩模，以便暴露背栅接触扩散区128的一区域；将掺杂剂离子注入到衬底104中由离子注入掩模暴露的区域中；去除离子注入掩模；以及对衬底104进行退火，以便激活注入的掺杂剂。在源极126上和可选地在背栅接触扩散区128 (如果存在)上形成源极触点130。在漏极接触扩散区124上形成漏极触点132。在本实施例的一个版本中，邻近每个有源间隙区118且邻近每个场氧化物元件112，与重叠场氧化物元件112的每个场板120相对地形成每个漏极触点132。触点130和132可以例如通过包括以下步骤的工艺形成:用通过光刻工艺形成的触点光刻胶图形，在衬底104上方预金属介电(PMD)层的顶表面上定义触点区域；通过利用RIE工艺去除PMD层材料来刻蚀触点区域中的接触孔，以本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：S·P·彭哈卡，J·林，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：
国别省市：
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