EEPROM的栅极制造方法及其制造的栅极技术

本发明专利技术公开了一种EEPROM的栅极制造方法，所述方法包括如下步骤：第1步，在硅片表面淀积无掺杂的多晶硅；所述硅片中已具有隔离区和p阱，所述p阱中已具有n型重掺杂区，并且至少一个n型重掺杂区定义了所述浮栅晶体管的沟道长度；所述硅片表面已具有选择晶体管、高压晶体管的栅氧化层和浮栅晶体管的隧穿氧化层；第2步，对所述多晶硅进行n型杂质的离子注入，离子注入剂量为1×1015～2×1015原子每平方厘米；第3步，刻蚀所述n型掺杂多晶硅，形成选择晶体管、高压晶体管的栅极和浮栅晶体管的浮栅。本发明专利技术EEPROM的栅极制造方法具有工艺简单、成本低廉、能够避免隧穿氧化层的等离子体损害的优点。

【技术实现步骤摘要】

本专利技术涉及一种NVM(non-volatile memory，非易失性存储器)，特别是涉及一种 EEPROM(ElectricalIy-Erasable Programmable Read-OnlyMemory,电可擦除可编程只读 存储器)。
技术介绍
请参阅图1，现有的EEPROM存储单元由一个选择晶体管Ia和一个浮栅隧道氧化层 晶体管(FL0T0X，FLOating gate Tunnel OXide，有时简称为浮栅晶体管)Ib组成。其中， 选择晶体管Ia通常为NM0S，执行选通功能；浮栅晶体管Ib通常为η沟道MOS管，执行数据 存储功能。浮栅晶体管Ib包括两个栅极13a、13b，浮栅13a在下方，控制栅1 在上方。浮 栅13a延伸到漏极11上方，在浮栅13a与漏极11之间的氧化层非常薄(例如100人)，称为 隧穿氧化层12a。EEPROM工作时通常需要施加10V以上的高压，因此在EEPROM的存储单元外围通常 还有一些用来产生高压的高压晶体管。这样EEPROM就包括有选择晶体管、浮栅晶体管和高 压晶体管三种MOS管。实际上，选择晶体管本质上也属于一种高压晶体管，但本申请中将存 储单元中的选择晶体管和存储单位外围的高压晶体管区分表述。EEPROM中，浮栅晶体管Ib通常希望浮栅13a掺杂浓度越低越好，选择晶体管Ia和 高压晶体管则希望栅极13掺杂浓度越高越好。当浮栅晶体管Ib的浮栅13a掺杂浓度较高 时，会增大电荷穿越隧穿氧化层12a的势垒高度，进而缩小EEPROM的工作窗口，即EEPROM 器件编程时和擦除时的电压差或电流差，这对数据存储是不利的。当选择晶体管Ia和高压 晶体管的栅极13掺杂浓度较低时，会增加多晶硅电阻，无法形成欧姆接触，造成RC延迟，这 也是不利的。现有的EEPROM中，选择晶体管Ia和高压晶体管的栅极13掺杂浓度通常相等， 并大于浮栅晶体管Ib的浮栅13a的掺杂浓度。现有的EEPROM的栅极的制造方法包括如下步骤(所述EEPROM的栅极包括 EEI3ROM存储单元中选择晶体管Ia的栅极13、EEPR0M存储单元中浮栅晶体管Ib的浮栅13a、 EEraOM存储单元外围高压晶体管的栅极)请参阅图2a，图加中左边区域为EEPROM的存储单元，其中包括未完成的浮栅晶体 管lb，对于选择晶体管则未予图示。图加中右边区域为EEPROM存储单元外围，其中示意 性地表示了两个未完成的高压晶体管h、2b。硅片的初始形态是衬底20上已形成隔离区 21，隔离区21将各个晶体管相隔离。衬底20中有ρ阱22，ρ阱22中有η型重掺杂区23， 其中一个η型重掺杂区23定义了浮栅晶体管Ib的沟道长度。硅片表面具有氧化层14。所 述定义了浮栅晶体管Ib的沟道长度η型重掺杂区23上方的氧化层Ma比其余区域的氧化 层M薄，称为隧穿氧化层Ma。第1步，请参阅图2b，在硅片表面(包括EEPROM的存储单元及外围)淀积一层无 掺杂的多晶硅25 ；第2步，请参阅图2c，对所述多晶硅25进行η型杂质的离子注入，离子注入的剂量为3 X IO14 5 X IO14原子每平方厘米(或离子每平方厘米)；第3步，请参阅图2d，在硅片表面旋涂光刻胶沈，曝光、显影后使光刻胶沈覆盖住 浮栅晶体管Ib区域的多晶硅25，而暴露出选择晶体管(未图示)、高压晶体管h、2b区域 的多晶硅25 ；第4步，请参阅图2e，以离子注入工艺向多晶硅25注入η型杂质，剂量彡3Χ1015 原子每平方厘米(或离子每平方厘米)；此时光刻胶26作为离子注入的阻挡层保护浮栅晶 体管Ib区域的多晶硅25不被注入；而选择晶体管(未图示)、高压晶体管h、2b区域的多 晶硅25’经过离子注入后，掺杂浓度增大；第5步，请参阅图2f，以干法等离子体去胶工艺去除浮栅晶体管Ib区域的多晶硅 25上方所覆盖的光刻胶26。此时去除光刻胶的等离子体会对浮栅晶体管Ib的隧穿氧化层 2 造成严重的等离子体损伤。上述EEPROM的栅极制造方法通过额外的光刻和离子注入工艺对选择晶体管和高 压晶体管的多晶硅进行第二次掺杂，从而使选择晶体管和高压晶体管的多晶硅栅极掺杂浓 度大于浮栅晶体管的多晶硅浮栅掺杂浓度，这使得制造成本较高。
技术实现思路
本专利技术所要解决的技术问题是提供一种EEPROM的栅极制造方法，该方法不会对 浮栅晶体管的隧穿氧化层造成等离子体损害，而且制造成本较低。为此，本专利技术还要提供所 述EEPROM的栅极制造方法所制造的栅极。为解决上述技术问题，本专利技术EEPROM的栅极制造方法中，所述EEPROM的栅极包括 EEPROM的存储单元中选择晶体管的栅极、EEPROM存储单元中浮栅晶体管的浮栅、EEPROM存 储单元外围高压晶体管的栅极，所述方法包括如下步骤第1步，在硅片表面淀积一层无掺杂的多晶硅；所述硅片中已具有隔离区和ρ讲，所述ρ阱中已具有η型重掺杂区，并且至少一个 η型重掺杂区定义了所述浮栅晶体管的沟道长度；所述硅片表面已具有选择晶体管、高压晶体管的栅氧化层和浮栅晶体管的隧穿氧 化层；第2步，对所述多晶硅进行η型杂质的离子注入，离子注入剂量为IX IO15 2 X IO15原子每平方厘米(或离子每平方厘米)；第3步，刻蚀所述η型掺杂多晶硅，形成选择晶体管、高压晶体管的栅极和浮栅晶 体管的浮栅。所述EEPROM的栅极制造方法所制造的EEPROM的栅极中，所述EEPROM的栅极包括 EEPROM的存储单元中选择晶体管的栅极、EEPROM存储单元中浮栅晶体管的浮栅、EEPROM存 储单元外围高压晶体管的栅极，选择晶体管的栅极、浮栅晶体管的浮栅、高压晶体管的栅极 具有相同的掺杂浓度。 本专利技术EEPROM的栅极制造方法对EEPROM存储单元和外围的所有晶体管栅极只进 行一次离子注入，从而简化了制造工艺，而且降低了制造成本，并且有效避免了对浮栅晶体 管的隧穿氧化层的等离子体损害。附图说明图1是现有的EEPROM的存储单元的结构示意图；图加 图2f是现有的EEPROM的栅极的制造方法的各步骤示意图。图中附图标记说明Ia为浮栅晶体管；Ib为选择晶体管；10为衬底；11为源区、漏区；12为氧化硅； 12a为隧穿氧化层；13为多晶硅栅极；13a为多晶硅浮栅；1 为多晶硅控制栅；2a、2b为高 压晶体管；20为硅衬底；21为隔离区；22为ρ阱；23为η型重掺杂区；24为氧化层；2 为 隧穿氧化层；25、25’为多晶硅。具体实施例方式下面以一个具体实施例对本专利技术作进一步详细的说明，其中的数值仅为示意。本专利技术EEPROM的栅极制造方法包括如下步骤请参阅图2a，硅片的初始形态是衬底20中已形成介质材料的隔离区21，通常是 以场氧隔离(LOCOS)工艺或浅槽隔离(STI)工艺制造的氧化硅隔离区。EEPROM包括存储 单元和外围，EEPROM的存储单元(图加中左边区域)中包括选择晶体管(未图示)和浮 栅晶体管lb，EEPROM的存储单元外围(图加中右边区域)示意性地表示了两个高压晶体 管h、2b。EEPROM的栅极包括选择晶体管的栅极、浮栅晶体管Ib的浮栅、高压晶体管2a、2b 的栅极等。隔离区21将将EEPROM的存储单元和外围相隔离，还将EEPROM存储单元中及外 围的各个晶体管相隔离。衬底20中已形成有本文档来自技高网...

【技术保护点】
１．一种ＥＥＰＲＯＭ的栅极制造方法，其特征是，所述ＥＥＰＲＯＭ的栅极包括ＥＥＰＲＯＭ的存储单元中选择晶体管的栅极、ＥＥＰＲＯＭ存储单元中浮栅晶体管的浮栅、ＥＥＰＲＯＭ存储单元外围高压晶体管的栅极，所述方法包括如下步骤：第１步，在硅片表面淀积一层无掺杂的多晶硅；所述硅片中已具有隔离区和ｐ阱，所述ｐ阱中已具有ｎ型重掺杂区，并且至少一个ｎ型重掺杂区定义了所述浮栅晶体管的沟道长度；所述硅片表面已具有选择晶体管、高压晶体管的栅氧化层和浮栅晶体管的隧穿氧化层；第２步，对所述多晶硅进行ｎ型杂质的离子注入，离子注入剂量为１×１０１５～２×１０１５原子每平方厘米；第３步，刻蚀所述ｎ型掺杂多晶硅，形成选择晶体管、高压晶体管的栅极和浮栅晶体管的浮栅。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄奕仙，陈昊瑜，徐向明，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31