具有垂直存储器单元的非易失性存储器件及其制造方法技术

本发明专利技术公开了一种非易失性存储器件及用于制造非易失性存储器件的方法，所述非易失性存储器件包括：多个栅电极，所述多个栅电极堆叠在半导体衬底之上，并且沿着半导体衬底在第一方向延伸；以及多个结层，所述多个结层具有从半导体衬底突出并且与栅电极交叉的第一区域，以及形成在栅电极之间的第二区域。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种半导体存储器件及其制造方法，更具体而言涉及一种非易失性存储器件及其制造方法。
技术介绍
当在单晶硅衬底之上形成单层的存储器单元时，其存储器密度基于图案化限制和 封装限制来确定。可以通过减小图案的大小来缓解封装限制，以提高存储器密度。然而，随着图案化技术达到技术极限，难以进一步增加存储器密度。在提高存储器密度的需要日益增长的情况下，在单晶硅衬底之上形成单层的存储器单元可能不满足需求。这里，存储器密度表示形成在单位面积内的存储器单元的数量。
技术实现思路
本专利技术的一个实施例涉及一种不论衬底面积如何都可以包括比现有非易失性存储器件更多的存储器单元的非易失性存储器件及其制造方法。根据本专利技术的一个实施例，一种非易失性存储器件包括多个栅电极，所述多个栅电极堆叠在半导体衬底之上，并且沿着半导体衬底在第一方向延伸；以及多个结层，所述多个结层具有从半导体衬底突出并且与栅电极的第一区域交叉，以及形成在栅电极之间的第二区域。根据本专利技术的另一个实施例，一种非易失性存储器件包括多个单元沟道层和多个栅电极，所述多个单元沟道层和多个栅电极交替地堆叠在半导体衬底之上，并且沿着半导体衬底在第一方向延伸；以及多个结层，所述多个结层从半导体衬底突出，与栅电极交叉并且与单元沟道层耦接。根据本专利技术的另一个实施例，一种用于制造非易失性存储器件的方法包括通过在半导体衬底之上交替地堆叠第一导电层、第一绝缘层和第二绝缘层来形成叠层；通过刻蚀叠层来形成第一开口以及被第一开口彼此隔离的多个栅电极；形成填充第一开口的第三绝缘层；通过选择性地刻蚀第三绝缘层来形成第二开口 ；通过去除暴露在第二开口的侧壁上的第二绝缘层来形成第三开口 ；在形成有第三开口的半导体衬底之上形成电荷捕获电介质层；以及在电荷捕获电介质层之上形成结层和单元沟道层以分别填充第二开口和第三开□。附图说明图I是根据本专利技术的第一实施例的非易失性存储器件的等效电路图。图2是根据本专利技术的第一实施例的非易失性存储器件的投影视图。图3A至图3J是说明沿着图2的线A-A’截取的用于制造非易失性存储器件的方法的截面图。图4A至图4H是说明沿着图2的线B-B’截取的用于制造非易失性存储器件的方法的截面图。图5A是说明根据本专利技术的第一实施例的包括结层和单元沟道层的结构的平面图。图5B是说明根据本专利技术的第一实施例的包括结层和单元沟道层的结构的修改例的平面图。图6和图7是说明根据本专利技术的第一实施例的非易失性存储器件的立体图。 图8A至图SE是说明根据本专利技术的第二实施例的用于制造非易失性存储器件的方法的截面图。图9是说明根据本专利技术的第二实施例的包括结层和单元沟道层的结构的平面图。图10和图11是说明根据本专利技术的第二实施例的非易失性存储器件的立体图。具体实施例方式下面将参照附图更详细地描述本专利技术的示例性实施例。但是，本专利技术可以以不同的方式实施，而不应解释为限定为本文所列的实施例。确切地说，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本专利技术的范围。在本说明书中，相同的附图标记在本专利技术的不同附图和实施例中表示相同的部分。附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。根据本专利技术的一个实施例，通过沿着垂直于硅衬底的方向堆叠存储器单元而将存储器单元形成为多层结构。下列实施例提供一种快闪存储器件，具体而言是ORNAND型快闪存储器件。ORNAND型快闪存储器件还可以称为NR0M。图I是根据本专利技术的第一实施例的非易失性存储器件的等效电路图。具体地，图I示出ORNAND型快闪存储器件。参见图1，在存储器单元阵列中每个存储器单元与用作控制栅的字线耦接，并且一对存储器单元共享公共位线AO或Al。例如，本实施例中的存储器单元阵列与选择晶体管(Tr)耦接。根据存储器单元响应于字线电压如何与位线耦接，存储器单元可以写入、读取和擦除数据的比特。通过施加字线电压并将存储器单元的漏极和源极分别与位线Al和位线AO耦接，来执行数据的第一比特、例如存储器单元的“A”比特的读取。类似地，通过将漏极与位线AO耦接并将源极与位线Al耦接，来执行数据的第二比特、例如存储器单元的匕特的读取。数据的多个比特可以由设置在位线与字线之间的电荷捕获电介质层储存。电荷捕获电介质层包括多个电介质层例如氧化物层、以及置于所述多个电介质层之间的电荷捕获层例如氮化物层。由于电荷捕获电介质层具有堆叠结构，因此电荷捕获电介质层被称为ONO (氧化物-氮化物-氧化物)层。图2是根据本专利技术的第一实施例的非易失性存储器件的投影视图。参见图2，非易失性存储器件包括多个栅电极，所述多个栅电极沿着第一方向延伸并且沿着垂直于衬底的方向堆叠；结层111A，所述结层IllA沿着与栅电极交叉的第二方向延伸，即，沿着与衬底垂直的方向突出；以及单元沟道层111B，所述单元沟道层11IB形成在堆叠的栅电极之间。栅电极垂直地堆叠在半导体衬底之上，并且平面形状的单元沟道层设置在栅电极之间。由于单元沟道层IllB和栅电极是重叠的，因此省略了栅电极的附图标记。结层11IA具有从半导体衬底垂直延伸的柱体形状，并且与单元沟道层11IB相耦接。这里，附图标记“105”表示形成在堆叠的栅电极之间的柱体。柱体105是氮化物材料。可以针对一个单元沟道层IllB形成一个柱体105。选择晶体管的选择栅113沿着与结层IllA和栅电极交叉的方向形成。图3A至图3J是说明沿着图2的线A_A’截取的用于制造非易失性存储器件的方法的截面图。图4A至图4H是说明沿着图2的线B-B，截取的用于制造非易失性存储器件的 方法的截面图。参见图3A和图4A，在半导体衬底101之上形成缓冲层102。半导体衬底101包括单晶硅衬底。缓冲层102可以是氧化物层，诸如氧化硅层。在缓冲层102之上形成叠层。通过堆叠多个绝缘层和多个导电层来形成叠层。例如，通过堆叠第一导电层103A、103B、103C和103D、第一绝缘层104A、104B、104C和104D以及第二绝缘层105A、105B和105C来形成叠层。第一绝缘层104A、104B、104C和104D包括氧化物层，诸如氧化硅层。第二绝缘层105AU05B和105C包括氮化物层诸如氮化硅层。第一导电层103A、103B、103C和103D包括多晶硅层。当通过堆叠第一导电层103A、103B、103C和103D、第一绝缘层104A、104B、104C和104D以及第二绝缘层105A、105B和105C来形成叠层时，可以由第一导电层103A形成最下层，而可以由第一绝缘层104D形成最上层。第一导电层103A、103B、103C和103D用作栅电极。换言之，第一导电层103A、103B、103C和103D成为控制栅电极或字线。除了多晶硅、或者多晶硅和金属氧化物两者之外，第一导电层103A、103B、103C和103D可以包括金属。此外，第一导电层103A、103B、103C和103D可以包括金属化合物，诸如金属硅化物，例如CoSix和NiSix。当第一导电层10本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：多个栅电极，所述多个栅电极堆叠在半导体衬底之上，并且沿着所述半导体衬底在第一方向延伸；以及多个结层，所述多个结层具有：从所述半导体衬底突出且与所述栅电极交叉的第一区域，以及形成在所述栅电极之间的第二区域。

【技术特征摘要】
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【专利技术属性】
技术研发人员：安正烈，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：