本发明专利技术提供的一种B4-flash器件及其制作方法，包括在衬底和依次在衬底上形成的第一氧化硅层、氮化硅层和第二氧化硅层，所述第一氧化硅层包括沿沟道方向依次分布的第一段、第二段和第三段，所述第一段、第二段和第三段的厚度比为1.5~2.5:0.8~1.2:1.5~2.5。本发明专利技术的实施例通过非均匀的氧化硅结构，来缓解氧化硅的退化，和电子局域注入编译和空穴均匀注入擦除的影响，使器件的可靠性增加。
【技术实现步骤摘要】
本专利技术涉及一种器件及其制作方法，尤其涉及一种适用于B4-flash编译和空穴隧穿注入擦除的器件及其制作方法。
技术介绍
对于NOR闪存记忆单元，最重要的限制其尺寸继续缩减的是门极长度的缩短。这主要是由于沟道热电子(CHE)注入编译方式要求漏端有一定的电压，而这个电压对源漏端的穿透有很大的影响，对于短沟道器件沟道热电子(CHE)方式不适用。另外一个问题是与NAND和AND数据存储器件相比，这限制了 NOR闪存的编译产量。最近,Shoji Shukuri et . al提出了一种新颖的利用衬底偏压协助的带到带的隧穿引起的热电子(B4 - flash)来进行编译的P沟道记忆单元(“60nm NOR Flash MemoryCell Technology Utilizing Back Bias Assisted Band—to—Band Tunneling InducedHot-Electron Injection (B4-Flash)” ， 2006 Symposium on VLSI Technology Digestof Technical Papers),其中的编译是利用衬底协助的带到带的隧穿如图I所示,首先是由门极和漏极电压产生的电场产生带到带的隧穿的电子10。然后，这些电子10受到衬底偏置电压产生的漏端空间电荷区电场加速到离开漏极有一定距离的区域，最后在衬底偏置电压和门极电压的垂直电场的作用下注入到电荷存储层。虽然以前对于这种由衬底偏置协助的带到带的P沟道器件也有报道，然而，为了得到足够的热电子来编译仍然需要较高的漏端电压，过大的漏端电压会使沟道穿通容易，从而会限制门极长度(T. Ohnakado, et al.,IEEE Trans. EL, Vol. 46, No. 9, 1999，pp. 1866-1870.)，也就限制了器件尺寸的缩减。
技术实现思路
鉴于上述的现有技术中的问题，本专利技术的实施例通过非均匀的氧化硅结构，来缓解氧化硅的退化，和电子局域注入编译和空穴均匀注入擦除的影响，使器件的可靠性增加。本专利技术提供的一种B4_flash器件，包括衬底和依次在衬底上形成的第一氧化硅层、氮化娃层和第二氧化娃层，所述第一氧化娃层包括沿沟道方向依次分布的第一段、第二段和第三段，所述第一段、第二段和第三段的厚度比为I. 5^2. 5:0. 8^1. 2:1. 5^2. 5。在本专利技术的一个较佳实施方式中，所述第一段、第二段和第三段的厚度比为2:1:2。在本专利技术的另一较佳实施方式中，所述第一段、第二段和第三段的长度比为O.8 I. 2:2. 5 3. 5:0. 8 I. 2。在本专利技术的另一较佳实施方式中，所述第一段、第二段和第三段的长度比为1:3:1。在本专利技术的另一较佳实施方式中，所述第一氧化硅层的第一段的厚度为广4 nm。在本专利技术的另一较佳实施方式中，所述氮化硅层的厚度为5 20 nm。一种上述的B4-flash器件的制作方法，其特征在于，包括以下步骤步骤I，在衬底上形成氧化硅层，通过刻蚀形成所述第一氧化硅层；步骤2，在所述第一氧化硅层上依次形成所述氮化硅层和第二氧化硅层。在本专利技术的另一较佳实施方式中，还包括步骤3 :通过刻蚀和离子注入形成栅极。本专利技术的实施例形成了具有非均匀的SONOS结构，其中的隧穿氧化硅层，促使电场强度在不同区域的分布不同。中间区域的氧化硅层由于具有较薄的厚度可以有较强的电场，在富勒-诺德罕的隧穿编译时，可以由较多的空穴通过此区域。沟道区的两边有较厚的隧穿氧化硅层，电场强度较小，进入这些区域的空穴较少，从而使擦除速度提高。并且非均匀的空穴注入，使编译和擦除循环后的两边区域空穴剩余量小，从而提高器件的性能。制程工艺和CMOS兼容，节约了成本。附图说明图I是现有器件的结构示意图2是现有器件的耐久性曲线；图3是本专利技术的实施例的结构示意图4是本专利技术的实施例的性能示意图。具体实施例方式以下将结合附图对本专利技术做具体阐释。对于60nm SONOS结构用衬底偏置协助的带到带隧穿诱导的热电子注入(BulkBias assisted Band to Band induced hot electron injection)来编译，用FN的空穴隧穿注入来实现擦除，其相比于其它的结构有很多方面的优势。其循环过程中电子和空穴对氧化硅层都有作用，但是编译和擦除电压仍有随周期性的变化。如图2中所示，其中，线段I和线段2表示随横坐标周期的边长，编译和擦除的纵坐标电压的变化。由图中可以看出，编译和擦除态的趋势同时下降(实际所需电压是逐渐增大的)，由于操作窗口没有发生明显的变化，那么说明这里的编译速度没有大幅度的下降，即BTBT的速度没有受到明显的降低。但是编译和擦除电压同时增大(绝对值)的情况会使电流减小，从而使读取的速度减慢。由于编译和操作的循环过程中电子和空穴都会穿过隧穿氧化硅层，那么会中和隧穿氧化层中的电荷，从而由于隧穿氧化硅层中固定电荷引起的阈值电压的变化将很小。对于PMOS结构，阈值电压是增大的情况(绝对值)是由于空穴在某处的积累，使相应的电场减弱，从而使相应的编译和擦除的阈值电压增加(绝对值)。这是由于衬底偏置协助的BTBT的热电子注入到S0N0S结构的存储电荷层中，由于电子是从某些点注入的，S0N0S结构中电荷存储层是氮化硅层，其中注入的电子被氮化硅的陷阱所捕获，会导致注入的电子集中在中间局部区域。而在擦除过程中，利用富勒-诺德罕隧穿空穴注入方式来实现擦除，这个隧穿过程是均匀的，也就是说会在整个沟道的区域有空穴通过。由于注入的电子被氮化硅的陷阱限制在注入点附近，那么注入的空穴会与这些电子中和，其他部分的空穴则没有直接与电子结合，在编译和擦除的过程中，会有部分的空穴剩余。因此，如图3中所示，本专利技术的实施例的一种B4-flash器件，包括衬底3和依次在衬底上形成的第一氧化娃层4、氮化娃层5和第二氧化娃层6。第一氧化娃层4包括沿沟道方向依次分布的第一段41、第二段42和第三段43。第一段41、第二段42和第三段43的厚度比为 I. 5 2. 5:0. 8 I. 2:1. 5 2. 5。在本专利技术的实施例的这个SONOS结构中，不同厚度的隧穿氧化硅层可以在擦除操作时有不同的电场强度分布，从而实现富勒-诺德罕隧穿空穴注入擦除方式在中间薄的隧穿氧化硅处有更多的空穴注入。中间区域是电子注入并储存在电荷存储层中的位置处，可 以实现较高的擦除速度。同时在两侧具有较厚隧穿氧化硅层的区域，由于电场较弱，空穴的注入量少，可以使编译和擦除的循环中空穴剩余的可能性降低，从而可以抑制由于空穴的剩余引起的编译和擦除电压的增加(绝对值)，使器件的读取电流稳定，使器件的可靠性提闻。如图4中所示，对于利用富勒-诺德罕空穴隧穿来进行擦除的操作，在门极负电压和衬底正电压的作用下，衬底3中的空穴进入电荷存储层，即氮化硅层5。由于中间区域(即第二段42)较薄，如图4中A-A’的横截面所示，所以有较大的电场强度OhM1 ( Oh为空穴对于氧化硅的势垒，Cl1为该处隧穿氧化硅厚度)，从而使更多空穴与这些区域注入的电子复合，由于两侧的隧穿氧化硅较厚(即第一段41和第三段43)，如图4中所示B-B’的横截面所示，那么对应的电场强度Oh/d2 (d2为本文档来自技高网...
【技术保护点】
一种B4？flash器件，其特征在于，包括衬底和依次在衬底上形成的第一氧化硅层、氮化硅层和第二氧化硅层，所述第一氧化硅层包括沿沟道方向依次分布的第一段、第二段和第三段，所述第一段、第二段和第三段的厚度比为1.5~2.5:0.8~1.2:1.5~2.5。
【技术特征摘要】
【专利技术属性】
技术研发人员：田志，顾经纶，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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