一种提高数据存储时间的非挥发性记忆体制造技术

本实用新型专利技术涉及一种提高数据存储时间的非挥发性记忆体，其半导体基板内的上部设有记忆体细胞；记忆体细胞包括PMOS访问晶体管、控制电容及编程电容；半导体基板内的上部设有若干隔离沟槽，隔离沟槽内设置有隔离介质以形成领域介质区域；记忆体细胞内的PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离；半导体基板的第一主面上淀积有栅介质层，栅介质层覆盖隔离沟槽的槽口并覆盖半导体基板的第一主面；PMOS访问晶体管、编程电容两侧隔离沟槽的顶角正上方均设置P+浮栅电极，P+浮栅电极位于栅介质层上，并与相应隔离沟槽的顶角相对应。本实用新型专利技术能与CMOS逻辑工艺兼容，提高数据保留时间，提高非挥发性记忆体的使用可靠性。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种非挥发性记忆体及其制备方法，尤其是一种提高数据存储时间的非挥发性记忆体，属于集成电路的

技术介绍
对于片上系统(SoC)应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器(SRAM)模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。非挥发性记忆体(NVM)工艺和传统的逻辑工艺是不一样的。非挥发性记忆体(NVM)工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不·可取的。同时，由于现有非挥发性记忆体的工作原理使得写入数据容易丢失，影响使用的可靠性。
技术实现思路
本技术的目的是克服现有技术中存在的不足，提供一种提高数据存储时间的非挥发性记忆体，其结构紧凑，能与CMOS逻辑工艺兼容，提高数据保留时间，降低使用成本，提高非挥发性记忆体的使用可靠性。按照本技术提供的技术方案，所述提高数据存储时间的非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞；所述记忆体细胞包括PMOS访问晶体管、控制电容及编程电容；所述半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域；记忆体细胞内的PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离；半导体基板的第一主面上淀积有栅介质层，所述栅介质层覆盖隔离沟槽的槽口并覆盖半导体基板的第一主面；PM0S访问晶体管、编程电容两侧隔离沟槽的顶角正上方均设置P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与相应隔离沟槽的顶角相对应。所述P+浮栅电极为P导电类型的导电多晶硅。所述控制电容两侧隔离沟槽的顶角正上方设置P+浮栅电极，所述P+浮栅电极与控制电容两侧隔离沟槽的顶角相对应。所述半导体基板的材料包括硅，半导体基板为P导电类型基板或N导电类型基板；所述半导体基板为P导电类型基板时，所述PMOS访问晶体管、控制电容及编程电容通过P型导电类型基板内的第二 N型区域及第二 N型区域上方的第三N型区域与P型导电类型基板相隔尚。所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿PMOS访问晶体管、控制电容及编程电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极的侧壁；PMOS访问晶体管包括第一 N型区域及位于所述第一 N型区域内上部的P型源极区与P型漏极区，控制电容包括第二 P型区域及位于所述第二 P型区域内上部的第一 P型掺杂区域与第二 P型掺杂区域；编程电容包括第三P型区域及位于所述第三P型区域内上部的第五P型掺杂区域与第六P型掺杂区域；第一P型掺杂区域、第二P型掺杂区域、第五P型掺杂区域、第六P型掺杂区域、P型源极区及P型漏极区与上方的浮栅电极相对应，并分别与相应的栅介质层及领域介质区域相接触。所述栅介质层的材料包括二氧化硅；所述侧面保护层为氮化硅或二氧化硅。 所述浮栅电极的材料包括N导电类型的导电多晶硅。本技术的优点半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域，记忆体细胞内的PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离；隔离沟槽的顶角正上方设有P+浮栅电极，所述P+浮栅电极 位于栅介质层上，并与隔离沟槽的顶角相对应分布，P+浮栅电极的宽度能完全遮挡顶角处较薄的氧化层，P+浮栅电极为P导电类型的导电多晶娃，P+浮栅电极上的电子为少子，这样当非挥发性记忆体存储电子时，由于P+浮栅电极的存在，电子很难再通过顶角处的氧化层漏电，从而提高了非挥发性记忆体的数据存储时间，结构紧凑，能与CMOS逻辑工艺兼容，降低使用成本，提高非挥发性记忆体的使用可靠性。附图说明图I为本技术实施例I的结构示意图。图2为本技术实施例2的结构示意图。图:T图14为本技术实施例I的具体实施工艺剖视图，其中图3为本技术采用P导电类型基板的剖视图。图4为本技术得到第二 N型区域后的剖视图。图5为本技术得到第一 N型区域及第三N型区域后的剖视图。图6为本技术得到第二 P型区域与第三P型区域后的剖视图。图7为本技术得到领域介质区域后的剖视图。图8为本技术得到栅介质层后的剖视图。图9为本技术得到浮栅电极后的剖视图。图10为本技术自对准注入P杂质离子得到轻掺杂区域后的剖视图。图11为本技术得到侧面保护层后的剖视图。图12为本技术自对准注入P杂质离子得到重掺杂区域后的剖视图。图13为本技术去除第五阻挡层后的剖视图。图14为本技术得到P+浮栅电极后的剖视图。图15 图25为本技术实施例2的具体实施工艺剖视图，其中图15为本技术采用的N导电类型基板的剖视图。图16为本技术得到第一 N型区域与第二 N型区域后的剖视图。图17为本技术得到第二 P型区域与第三P型区域后的剖视图。图18为本技术得到领域介质区域后的剖视图。图19为本技术得到栅介质层后的剖视图。图20为本技术得到浮栅电极后的剖视图。图21为本技术自对准注入P杂质离子得到轻掺杂区域后的剖视图。图22为本技术得到侧面保护层后的剖视图。图23为本技术自对准注入P杂质离子得到重掺杂区域后的剖视图。图24为本技术去除第五阻挡层后的剖视图。图25为本技术得到P+浮栅电极后的剖视图。附图标记说明1-P导电类型基板、2-第一 N型区域、3-第二 N型区域、4-第三N型区域、5-第二 P型区域、6-第一 P型掺杂区、7-第一 P型重掺杂区域、8-第一 P型轻掺杂区域、9-第二 P型掺杂区、10-隔离沟槽、11-第二 P型轻掺杂区域、12-第二 P型重掺杂区域、13-P型源极区、14-领域介质区域、15-栅介质层、16-浮栅电极、17-侧面保护层、18-第三P·型轻掺杂区域、19-第三P型重掺杂区域、20-P+浮栅电极、21-P型漏极区、22-第四P型轻掺杂区域、23-第四P型重掺杂区域、24-第五P型掺杂区、25-第五P型重掺杂区域、26-第五P型轻掺杂区域、27-第六P型掺杂区、28-第六P型轻掺杂区域、29-第六P型重掺杂区域、30-顶角、31-第三P型区域、32-第一主面、33-第二主面、34-第一阻挡层、35-第二阻挡层、36-第三阻挡层、37-第四阻挡层、38-第五阻挡层、39-N导电类型基板、100-记忆体细胞、110-PM0S访问晶体管、120-控制电容及130-编程电容。具体实施方式下面结合具体附图和实施例对本技术作进一步说明。一般地，非挥发性记忆体包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞100，所述记忆体细胞100包括PMOS访问晶体管110、控制电容120及编程电容130，所述PMOS访问晶体管110、控制电容120及编程电容130通过半导体基板上部的领域介质区域隔离14。在CMOS逻辑工艺中，为了能够缩小非挥发性记忆体的尺寸，在形成领域介质区域14时，一般先通过沟槽刻蚀，然后在沟槽内生长氧化层。在刻蚀本文档来自技高网...

【技术保护点】
一种提高数据存储时间的非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞（100）；所述记忆体细胞（100）包括PMOS访问晶体管（110）、控制电容（120）及编程电容（130）；其特征是：所述半导体基板内的上部设有若干隔离沟槽（10），所述隔离沟槽（10）内设置有隔离介质以形成领域介质区域（14）；记忆体细胞（100）内的PMOS访问晶体管（110）、控制电容（120）及编程电容（130）通过领域介质区域（14）相互隔离；半导体基板的第一主面（32）上淀积有栅介质层（15），所述栅介质层（15）覆盖隔离沟槽（10）的槽口并覆盖半导体基板的第一主面（32）；PMOS访问晶体管（110）、编程电容（130）两侧隔离沟槽（10）的顶角（30）正上方均设置P+浮栅电极（20），所述P+浮栅电极（20）位于栅介质层（15）上，并与相应隔离沟槽（10）的顶角（30）相对应。

【技术特征摘要】

【专利技术属性】
技术研发人员：方英娇，方明，
申请(专利权)人：无锡来燕微电子有限公司，
类型：实用新型
国别省市：