用于单栅极非易失性存储器件的结构和方法技术

本发明专利技术提供了集成电路。集成电路包括：半导体衬底，具有外围区域和存储区域；场效应晶体管，被设置在外围区域中并且具有硅化物部件；以及单浮栅非易失性存储器件，被设置在存储区域中，没有硅化物，并且具有彼此横向隔离的第一栅电极和第二栅电极。

【技术实现步骤摘要】

本专利技术涉及集成电路领域，更具体地，涉及。
技术介绍
在深亚微米集成电路技术中，非易失性存储器件由于各种优点成为受欢迎的存储单元。尤其是，当电源断开时，保存在非易失性存储器件中的数据不会丢失。非易失性存储器件的一个特定实例包括单个浮栅，从而保持与所存储的数据相关联的电荷。当实施互补金属氧化物半导体场效应晶体管(CM0SFET)技术时，自对准硅化物在诸如栅极、源极、以及漏极的各个接触区域上形成，从而降低了接触电阻。当包括非易失性存储器件的集成电路通过各种技术结点缩小时，存储器件的设计考虑工艺集成，例如，对准边缘和其他因素，导致较大的存储单元尺寸和较低的封装密度。因此，需要单非易失性存储器件的结构和制造该单非易失性存储器件的方法，从而解决以上问题。
技术实现思路
为解决上述问题，本专利技术提供了一种集成电路，包括半导体衬底，具有外围区域和存储区域；场效应晶体管，被设置在外围区域中并且具有硅化物部件；以及单浮栅非易失性存储器件，被设置在存储区域中，没有硅化物，并且具有彼此横向间隔的第一栅电极和第二栅电极。其中，位于存储区域中的单浮栅非易失性存储器件包括第一区域和接近第一区域的第二区域，其中，第一区域包括第一结构，和第二区域包括第二结构；第一结构被设计为可操作地存储电荷并且包括第一栅极介电部件，位于半导体衬底上方；第一栅电极，被设置在第一栅极介电部件上方，并且被配置为浮置；以及源极和漏极，在半导体衬底中形成，被设置在第一栅电极的两侧；以及第二结构与用于数据操作的第一结构连接，并且包括第二栅极介电部件，位于半导体衬底的上方；以及第二栅电极，被设置在第二栅极介电部件上方。其中，第一结构被配置为具有与第二栅电极连接的浮栅的晶体管，并且第二结构被配置为电容器。其中，第二结构进一步包括第一类型掺杂剂的掺杂阱，在半导体衬底中形成，并且位于第二栅电极下方；以及第一类型掺杂剂的掺杂接触件，在半导体衬底中形成，并且与掺杂阱接触。其中，电容器包括掺杂阱，作为第一电容器电极；第二栅电极，作为第二电容器电极；以及第二栅极介电部件，作为夹置在第一电容器电极和第二电容器电极之间的电容器电介质。其中，第二部件进一步包括第一类型掺杂剂的掺杂阱，在半导体衬底中形成，并且位于第二栅电极的下方；以及第二类型掺杂剂的掺杂接触件，在半导体衬底中形成，并且与掺杂阱接触，第二类型掺杂剂与第一类型掺杂剂相反，其中，电容器包括掺杂阱，作为第一电容器电极；第二栅电极，作为第二电容器电极；以及第二栅极介电部件，作为夹置在第一电容器电极和第二电容器电极之间的电容器电介质。其中，第一结构被配置为浮栅晶体管，并且第二结构被配置为与浮栅晶体管串联连接的选择晶体管；以及选择晶体管和浮栅晶体管共用漏极。其中，第一结构被配置为浮栅晶体管，并且第二结构被配置为注入晶体管；注入晶体管和浮栅晶体管共用漏极；以及第二栅电极与第一栅电极电连接。其中，浮栅晶体管的源极连接至读位线；漏极连接至字线；以及注入晶体管的源极连接至注入位线。 其中，位于外围区域中的场效应晶体管包括第三栅极，被设置在第三栅极介电部件上方；源极和漏极，在半导体衬底中形成，并且第三栅极插入源极和漏极之间；以及硅化物部件，在位于外围区域中的场效应晶体管的源极、漏极、以及第三栅极上形成，并且进一步连接至用于相应电偏置的互连结构。其中，第二栅极电连接至第一栅极，并且电浮置。此外，还提供了一种集成电路，包括半导体衬底，具有外围区域和存储区域，其中，外围区域包括设置在各个接触区域上方的硅化物部件，并且存储区域没有硅化物；以及多个单浮栅非易失性存储单元，被设置在存储区域中，其中，单浮栅非易失性存储单元中的每个包括第一栅电极，被设置在半导体衬底上方，通过第一栅极介电部件与半导体衬底隔离，并且为了存储电荷而被配置为浮置；源极和漏极，在半导体衬底中形成，分别被设置在第一栅极的两侧；以及第二栅电极，被设置在半导体衬底上方，通过第二栅极介电部件与半导体衬底隔离，并且与第一栅电极具有横向间距。其中，第二栅电极与用于电偏置的互连结构电连接。该集成电路进一步包括源极，位于半导体衬底中，并且被设置在第二栅电极的边缘处，其中，第二栅电极与第一栅电极电连接，并且位于第二栅电极的边缘处的源极被配置为可操作地对第一栅电极充电。该集成电路进一步包括第一类型掺杂剂的第一掺杂区域，位于半导体衬底中，并且直接位于第二栅电极的下方；以及第一类型掺杂剂的第二掺杂区域，位于半导体衬底中，并且与第一掺杂区域接触，其中，第二栅电极与第一栅电极电连接，并且第二掺杂区域被配置为可操作地对第一栅电极充电。其中，位于存储区域中的单浮栅存储器件包括第一区域和接近第一区域的第二区域；第一区域包括被配置为晶体管的第一栅极介电部件、第一栅电极、以及源极和漏极；第二区域包括被配置为电容器的掺杂阱、第二栅极介电部件、和第二栅电极，掺杂阱位于半导体衬底中，并且直接位于第二栅极介电部件下方；以及第二栅电极与第一栅电极电连接。该集成电路进一步包括浅沟槽隔离件(STI)，位于半导体衬底中，并且被设置在晶体管的漏极和掺杂阱之间。该集成电路进一步包括第一介电材料的硬掩模层，在存储区域内位于半导体衬底上方；第二介电材料的蚀刻停止层，位于半导体衬底上方并且部分位于硬掩模层上方；第三介电材料的层间介电(ILD)层，位于蚀刻停止层上方；第一多个接触部件，位于存储区域中并且内嵌在硬掩模层、蚀刻停止层、以及ILD层中；以及第二多个接触部件，位于外围区域中，内嵌在硬掩模层、蚀刻停止层、以及ILD层中，并且与硅化物部件接触，其中，第二介电材料与第一介电材料和第三介电材料不同。此外，还提供了一种制造集成电路的方法，该方法包括提供具有存储区域和外围区域的娃衬底；形成位于娃衬底上方的栅极介电层和位于栅极介电层上方的栅电极层；图案化栅电极层和栅极介电层，生成位于存储区域中的第一栅叠层和第二栅叠层，以及位于外围区域中的第三栅叠层，第二栅叠层与第一栅叠层具有横向间距；对硅化物衬底实施各种注入，形成位于第一栅叠层的两侧的第一源极和第一漏极并且位于第三栅叠层的两侧第二源极和第二漏极；形成位于硅衬底上方的硬掩模层，其中，硬掩模层覆盖存储区域，并且暴露位于外围区域中的第三栅叠层、第二源极、以及第二漏极；以及在外围区域中的第三栅叠层、第二源极、以及第二漏极的上方形成硅化物，而通过硬掩模层保护存储区域防止形成硅化物。其中，形成娃化物包括通过硬掩模层在娃衬底上方沉积金属层；实施对于娃衬底的退火工艺，从而使金属层与硅衬底发生反应；以及进行蚀刻，从而去除金属层的未反应 部分。在形成硅化物以后，进一步包括形成位于硅衬底上方的层间介电(ILD)层；蚀刻ILD层，从而形成接触通孔，接触通孔分别与位于存储区域中的第一源极和第一漏极以及位于外围区域中的第二源极和第二漏极对准；蚀刻位于存储区域的接触通孔中的硬掩模层；以及在接触通孔中形成导电塞。其中，蚀刻硬掩模层包括实施蚀刻工艺，对蚀刻工艺进行调整，从而选择地蚀刻硬掩模层，而没有明显损害位于外围区域的接触通孔内的硅化物。在形成导电塞以前，进一步包括在形成ILD层以前，形成位于硅衬底上方的蚀刻停止层，从而使得蚀刻停止层覆盖硬掩模层和硅化物，并且位于ILD层下方；在蚀刻ILD层以后，蚀刻蚀刻停止层；以及此后，本文档来自技高网...

【技术保护点】
一种集成电路，包括：半导体衬底，具有外围区域和存储区域；场效应晶体管，被设置在所述外围区域中并且具有硅化物部件；以及单浮栅非易失性存储器件，被设置在所述存储区域中，没有硅化物，并且具有彼此横向间隔的第一栅电极和第二栅电极。

【技术特征摘要】
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【专利技术属性】
技术研发人员：徐英杰，曾皇文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：