非易失性存储器件及其制造方法技术

本发明专利技术公开了一种非易失性存储器件，包括：第一和第二垂直沟道层，其实质上平行地从半导体衬底大致地向上突出；第一栅极组，其被配置成包括多个存储器单元栅，所述多个存储器单元栅实质上沿第一垂直沟道层层叠并且通过实质上插入在存储器单元栅之间的层间绝缘层彼此隔离；第二栅极组，其被配置成包括多个存储器单元栅，所述多个存储器单元栅实质上沿第二垂直沟道层层叠并且实质上被插入在存储器单元栅之间的层间绝缘层彼此隔离；管道沟道层，其被配置成将第一和第二垂直沟道层耦接；以及沟道层延伸部分，其大致地从管道沟道层向半导体衬底延伸并且被配置成将管道沟道层与半导体衬底耦接。

【技术实现步骤摘要】

本专利技术的实施例总体而言涉及ー种，更具体而言涉及ー种具有三维(3D)结构的。
技术介绍
随着存储器件领域例如非易失性存储器件的进展，对存储器件的高集成度的要求日益提高。在已知技术中，通过使用减小以ニ维(2D)方式布置在半导体衬底之上的存储器单元的尺寸的方法来增大特定面积内的存储器件的集成度。然而，存储器单元的尺寸的减小在物理上是有限的。为此，最近提出一种通过将存储器单元以3D方式布置在半导体衬底之上来制造高度集成的存储器件的方法。如果，如上所述，存储器单元以3D方式布置，则与以2D方式布置的存储器単元相比，可有效地利用半导体衬底的面积并且可提高集成度。在3D非易失性存储器件中，具有U形存储串的3D非易失性存储器件包括U形沟道层。每个U形沟道层包括第一和第二垂直沟道层以及用于将第一和第二垂直沟道层耦接的管道沟道层。3D非易失性存储器件还包括沿第一和第二垂直沟道层中的每个形成的多个単元栅以及形成在U形沟道层两端的选择柵，并且所述多个单元栅通过插入在彼此之间的层间绝缘层而彼此层叠和隔离。单元栅和选择栅被形成为包围U形沟道层。在单元栅与U形沟道层之间形成存储层。存储层包括隧道绝缘层，所述隧道绝缘层被形成为与U形沟道层的外壁邻接并包围U形沟道层；电荷陷阱层，所述电荷陷阱层被形成为包围隧道绝缘层；以及阻挡绝缘层，所述阻挡绝缘层被形成为包围电荷陷阱层。在单元栅与U形沟道层之间还形成栅绝缘层。3D非易失性存储器件可通过将电子注入形成在单元栅与U形沟道层的交叉处的电荷陷阱层来储存数据，并且可通过将注入电荷陷阱层的电荷从电荷陷阱层向U形沟道层放电来擦除数据。尤其地，为了在擦除操作中在选择栅侧生成空穴，诱发栅致漏极泄漏(GIDL)，并且将生成的空穴引入U形沟道层。因此，在U形沟道层与电荷陷阱层之间生成电位差，使得电荷陷阱层内的电子被放电。然而，在此擦除操作中，存在的缺点是，擦除操作信号具有复杂的波形，为了诱发GIDL増加擦除时间，并且选择栅的可靠性恶化。
技术实现思路
本专利技术的实施例涉及ー种3D，其中所述3D非易失性存储器件能够提高具有大致U形存储串的非易失性存储器件的擦除速度。在本专利技术的一个实施例中，一种非易失性存储器件包括第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和所述第二垂直沟道层都实质上平行地从半导体衬底大致地向上突出；第一栅极组，所述第一栅极组被配置成包括多个存储器单元栅，所述多个存储器单元栅实质上沿所述第一垂直沟道层层叠并且实质上被插入在所述存储器单元栅之间的层间绝缘层彼此隔离；第二栅极组，所述第二栅极组被配置成包括多个存储器単元柵，所述多个存储器単元栅实质上沿所述第二垂直沟道层层叠并且实质上被插入在所述存储器単元栅之间的层间绝缘层彼此隔离；管道沟道层，所述管道沟道层被配置成将所述第一垂直沟道层与所述第二垂直沟道层耦接；以及沟道层延伸部分，所述沟道层延伸部分大致地从所述管道沟道层向所述半导体衬底延伸并且被配置成将所述管道沟道层与所述半导体衬底耦接。在本专利技术的另ー实施例中，一种制造非易失性存储器件的方法包括以下步骤实质上在半导体衬底之上形成牺牲层图案；通过实质上在所述牺牲层图案之上交替层叠多个第一和第二材料层形成层叠结构；形成第一和第二沟道孔，所述第一和第二沟道孔被配置成穿透所述层叠结构并且实质上使所述牺牲层图案暴露出来；通过实质上去除所述牺牲层图案来形成管道沟道孔；大致地在所述管道沟道孔的表面上并且实质上在所述第一和第二沟道孔内形成半导体层；形成缝隙，所述缝隙被配置成穿透实质上位于所述第一和第二沟·道孔与所述半导体层之间的层叠结构并且向下延伸到所述半导体衬底；以及利用半导体层实质上填充所述管道沟道孔和从所述管道沟道孔延伸到所述半导体衬底的所述缝隙的一部分。在本专利技术的又一实施例中，一种制造非易失性存储器件的方法包括以下步骤实质上在半导体衬底之上或在半导体衬底内形成第一管道栅层；通过刻蚀所述第一管道栅层，大致地在所述第一管道栅层内形成第一沟槽；形成第二沟槽，所述第二沟槽大致地从所述第一沟槽向所述半导体衬底延伸；实质上在所述第一和第二沟槽内形成牺牲层图案；通过实质上在包括所述牺牲层图案的整个结构之上交替层叠多个第一和第二材料层，形成层叠结构；形成第一和第二沟道孔，所述第一和第二沟道孔被配置成穿透所述层叠结构并且使所述牺牲层图案暴露出来；通过实质上去除所述牺牲层图案使所述第一和第二沟槽开放；实质上在所述第一沟槽的表面上、大致地在所述第二沟槽内以及大致地在所述第一和第二沟道孔内形成半导体层；形成缝隙，所述缝隙被配置成穿透所述第二沟槽内的实质上位于所述第一和第二沟道孔与所述半导体层之间的层叠结构，并且所述缝隙向下延伸到所述半导体衬底；以及利用半导体层实质上填充所述第一和第二沟槽以及从所述第二沟槽向所述半导体衬底延伸的所述缝隙的一部分。附图说明图I是说明根据本专利技术第一实施例的非易失性存储器件的图；图2是说明在根据本专利技术的一个实施例的非易失性存储器件中可形成隔离层的区域的图；图3是说明根据本专利技术的一个实施例的非易失性存储器件的读取操作的图；图4A和4B是说明根据本专利技术的一个实施例的非易失性存储器件的编程操作的图；图5是说明根据本专利技术的一个实施例的非易失性存储器件的擦除操作的图；图6A至60是说明ー种制造图I所示的非易失性存储器件的方法的图7A至7E是说明另ー种制造图I所示的非易失性存储器件的方法的图；图8是说明根据本专利技术第二实施例的非易失性存储器件的图；图9A至9F是说明ー种制造图8所示的非易失性存储器件的方法的图；图IOA至IOC是说明另ー种制造图8所示的非易失性存储器件的方法的图；以及图11是说明根据本专利技术第三实施例的的图。具体实施例方式下文，将參照附图描述本专利技术的各种实施例。提供所述附图以使本领域技术人员能够理解本专利技术的实施例的范围。然而，可以用不同的形式来实施本专利技术，而不应被解释为限于本文提供的实施例。确切地说，提供这些实施例是为了使本说明书变得清楚且完整，并 且将向本领域技术人员充分地传达本专利技术的范围。同时，可理解，当ー个元件，例如层，被提及位于另ー个元件(例如，半导体衬底)“上(或之上)”时，其可与所述另ー个元件直接接触，或者可在所述两个元件之间插入ー个或多个第三元件，等等。此外，在附图中，为了易于描述和清晰起见，每个层的尺寸和厚度被放大，并且在整个附图中，相同的附图标记表示相同的元件。在本说明书中，使用了特定的术语。所述术语是用于描述本专利技术，而非用于限定本专利技术的意义或限制本专利技术的范围。在本说明书中，“和/或”表示包括布置在“和/或”之前和之后的ー个或多个部件。此外，“连接/耦接”表示一个组件直接耦接到另ー个组件或经由另一个组件间接耦接。在本说明书中，只要未在语句中明确叙述，则单数形式可包括复数形式。此外，本说明书中所使用的“包括/包括”表示存在或増加ー个或多个组件、步骤、操作和元件。在下列附图中，使用XYZ直角坐标系来描述方向。将大致地平行于半导体衬底的上表面且大致地彼此正交的两个方向假定为大致地处于X和Y方向，而将大致地与X和Y方向正交且大致地与导电层和绝缘层的层叠方向平行的方向假定为大致地处于Z方向。图I是说明根据本专利技术第一实施例的非易失性存储器件的图。应注意，为方便起见，图I中未示出绝缘层本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和所述第二垂直沟道层都实质上平行地从半导体衬底大致地向上突出；第一栅极组，所述第一栅极组被配置成包括多个存储器单元栅，所述多个存储器单元栅实质上沿所述第一垂直沟道层层叠并且实质上被插入在所述存储器单元栅之间的层间绝缘层彼此隔离；第二栅极组，所述第二栅极组被配置成包括多个存储器单元栅，所述多个存储器单元栅实质上沿所述第二垂直沟道层层叠并且实质上被插入在所述存储器单元栅之间的层间绝缘层彼此隔离；管道沟道层，所述管道沟道层被配置成将所述第一垂直沟道层与所述第二垂直沟道层耦接；以及沟道层延伸部分，所述沟道层延伸部分从所述管道沟道层向所述半导体衬底延伸并且被配置成将所述管道沟道层与所述半导体衬底耦接。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：刘泫升，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：