半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件，所述半导体器件包括：每个被配置成包括沟道对的存储块，每个所述沟道包括形成在所述存储块的管道栅中的管道沟道，以及与所述管道沟道相耦接的漏侧沟道和源侧沟道；第一缝隙，所述第一缝隙位于与其它的存储块相邻的存储块之间；以及第二缝隙，所述第二缝隙位于每个沟道对的源侧沟道和漏侧沟道之间。

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请要求2011年7月8日提交的申请号为10-2011-0067772和2012年3月2日提交的申请号为10-2012-0021781的韩国专利申请的优先权，其全部内容通过引用合并于此。
示例性实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种三维(3D)非易失性存储器件及其制造方法。
技术介绍
非易失性存储器件即使在电源已经被终止时也能保留数据。随着建立2D存储器件——以单层的形式在硅衬底上制造存储器单元——的集成度达到极限，提出了3D非易失性存储器件，其中将存储器单元垂直地层叠在硅衬底上。3D非易失性存储器件包括层叠结构，在每个层叠结构中，将多层字线层叠以便层叠存储器单元。在这种情况下，存在有在制造存储器件的过程中层叠结构倾斜或倒塌的问题。
技术实现思路
本专利技术的各种实施例涉及一种适用于防止层叠结构倾斜或倒塌的半导体器件及其制造方法。根据本公开的一个方面的半导体器件包括：每个被配置成包括沟道对的存储块，每个所述沟道包括形成在存储块的管道栅中的管道沟道，以及与管道沟道相耦接的漏侧沟道和源侧沟道；第一缝隙，所述第一缝隙位于与其它的存储块相邻的存储块之间；以及第二缝隙，所述第二缝隙位于每个沟道对的源侧沟道与漏侧沟道之间。根据本公开的另一方面的半导体器件包括：每个被配置成包括从衬底突出的沟道的存储块；至少一个第一缝隙，所述至少一个第一缝隙位于存储块的减薄区域中；至少一个第二缝隙，所述至少一个第二缝隙位于沟道之间；以及第三缝隙，所述第三缝隙位于彼此相邻的存储块之间。根据本公开的一个方面的制造半导体器件的方法包括以下步骤：实质地在每个管道栅之上交替地形成第一材料层和第二材料层；形成沟道，每个沟道包括形成在管道栅中的管道沟道以及被形成为实质地穿过第一材料层和第二材料层并与管道沟道相耦接的漏侧沟道和源侧沟道对；刻蚀第一材料层和第二材料层以形成位于彼此相邻的存储块之间的第一缝隙；将第一绝缘层填充在第一缝隙中；刻蚀第一材料层和第二材料层以形成位于源侧沟道和漏侧沟道对之间的第二缝隙；将暴露于第二缝隙的第二材料层凹陷；以及将层间绝缘层或导电层填充在第二材料层的凹陷区域中。根据本公开的另一方面的制造半导体器件的方法包括以下步骤：实质地在衬底之上交替地形成第一材料层和第二材料层；形成从衬底突出并被形成为实质地穿过第一材料层和第二材料层的沟道；刻蚀第一材料层和第二材料层以形成位于每个存储块的减薄区域中的至少一个第一缝隙；将第一绝缘层填充在第一缝隙中；刻蚀第一材料层和第二材料层以形成位于沟道之间的至少一个第二缝隙；将暴露于第二缝隙的第二材料层凹陷；以及将层间绝缘层或导电层填充在第二材料层的凹陷区域中。附图说明图1是根据本公开的第一至第五实施例的3D非易失性存储器件的立体图；图2是根据本公开的第一至第五实施例的3D非易失性存储器件的布局图；图3是根据本公开的第一实施例的3D非易失性存储器件的布局图；图4A至图4F是说明制造根据本公开的第一实施例的3D非易失性存储器件的方法的截面图；图5是根据本公开的第二实施例的3D非易失性存储器件的布局图；图6A至6F是说明制造根据本公开的第二实施例的3D非易失性存储器件的方法的截面图；图7A至7C是根据本公开的第三至第五实施例的3D非易失性存储器件的布局图；图8是根据本公开的第六至第二十实施例的3D非易失性存储器件的立体图；图9A至图9O是根据本公开的第六至第二十实施例的3D非易失性存储器件的布局图；图10是根据本公开的第二十一至第二十四实施例的3D非易失性存储器件的立体图；图11是根据本公开的第二十一至第二十四实施例的3D非易失性存储器件的布局图；图12是根据本公开的第二十一实施例的3D非易失性存储器件的布局图；图13A和图13B是说明制造根据本公开的第二十一实施例的3D非易失性存储器件的方法的截面图；图14A至14C是根据本公开的第二十二至第二十四实施例的3D非易失性存储器件的布局图；图15说明根据本公开的一个实施例的存储系统的结构；以及图16说明根据本公开的一个实施例的计算系统的结构。具体实施方式在下文中，将参照附图来详细地描述本公开的各种实施例。提供附图以允许本领域技术人员理解本公开的实施例的范围。然而，应当指出：本专利技术的主旨不局限于本文所列的实施例，本领域技术人员及理解本专利技术的人可以通过增加、修改和去除本专利技术主旨内的部件而容易地实现逆向专利技术以及本专利技术的主旨所包括的其它实施例，但是这些都要被解释成包括在本专利技术的主旨中。另外，在整个附图中，相同或相似的附图标记表示实现相似的功能和作用的部分。附图并非按比例绘制，并且在某些情况下，为了清楚地说明实施例的特征，可能对比例做夸大处理。在本说明书中，使用了特定术语。使用这些术语是为了描述本专利技术，而不是用于限制意义或限定本专利技术的范围。在本说明书中，“和/或”表示包括置于“和/或”前后的一个或更多个部件。另外，“连接/耦接”表示一个部件直接与另一个部件耦接或经由另一个部件间接耦接。在本说明书中，只要不在句子中特意提及，则单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”表示存在或增加一个或更多个部件、步骤、操作以及元件。图1是根据本公开的第一至第五实施例的3D非易失性存储器件的立体图。应当指出：为了便于描述，在图1中未示出层间绝缘层或导电层，并且为了简单起见，在图1中仅示出与两个存储串(string)相关的两个存储串ST1和ST0以及元件。结合第一至第五实施例来描述存储串ST1和ST0被布置成U形的3D非易失性存储器件的结构以及制造所述3D非易失性存储器件的方法。如图1所示，根据本公开的第一至第五实施例的3D非易失性存储器件包括沟道CH，所述沟道CH包括形成在管道栅(pipegate)PG中的管道沟道(pipechannel)P_CH，以及通过管道沟道P_CH与漏侧沟道D_CH耦接的源侧沟道S_CH。沿第二方向II-II’彼此相邻的存储串ST0和ST1的源侧沟道S_CH与一个源极线SL耦接。存储串ST0和ST1中的沿第二方向II-II’与源侧沟道S_CH相邻的漏侧沟道与一个位线BL耦接。3D非易失性存储器件还包括源侧字线S_WL和漏侧字线D_WL，所述源侧字线S_WL被层叠成多层并被形成为大体包围源侧沟道S_CH，所述漏侧字线D_WL被层叠成多层并被形成为大体包围漏侧沟道D_CH。源侧字线S_WL和漏侧字线D_WL借助于位于源侧沟道S_CH和漏侧沟道D_CH之间的缝隙而彼此分开。源极选择线SSL位于源侧字线S_WL之上，漏极选择线DSL位于漏侧字线D_WL之上。沿第二方向II-II’彼此相邻的存储串ST0和ST1的源侧字线S_WL、源极选择线SSL、漏侧字线D_WL以及漏极选择线DSL可以相耦接或可以通过缝隙彼此分开。图1示出以下实例：沿第二方向II-II’彼此相邻的存储串ST0和ST1的源侧字线S_WL和源极选择线SSL彼此耦接，而沿第二方向II-II’彼此相邻的存储串ST0和ST1的漏侧字线D_WL和漏极选择线DSL通过缝隙彼此分开。另外，沿第二方向II-II’彼此相邻的存储串ST0和ST1的漏侧字线D_WL和漏极选择线DSL可以彼此耦接，而沿第二方向II-II’彼此相邻的存储本文档来自技高网...

【技术保护点】
一种半导体器件，包括：存储块，所述存储块每个都被配置成包括沟道，每个所述沟道包括形成在所述存储块的管道栅中的管道沟道，以及与所述管道沟道耦接的漏侧沟道和源侧沟道对；第一缝隙，所述第一缝隙位于与其它的存储块相邻的存储块之间；以及第二缝隙，所述第二缝隙位于每个沟道对的源侧沟道与漏侧沟道之间。

【技术特征摘要】
2011.07.08 KR 10-2011-0067772;2012.03.02 KR 10-201.一种半导体器件，包括：存储块，所述存储块每个都被配置成包括沟道，每个所述沟道包括形成在所述存储块的管道栅中的管道沟道，以及与所述管道沟道耦接的漏侧沟道和源侧沟道对；第一缝隙，所述第一缝隙位于与其它的存储块相邻的存储块之间；第二缝隙，所述第二缝隙位于每个沟道对的源侧沟道与漏侧沟道之间；以及至少一个第五缝隙，所述至少一个第五缝隙实质地位于每个所述存储块的减薄区域内，其中所述存储块包括所述沟道位于其中的单元区域，而减薄区域位于所述单元区域的两侧。2.如权利要求1所述的半导体器件，还包括：第三缝隙，所述第三缝隙位于与其它的漏侧沟道相邻的漏极侧沟道之间，其中，彼此相邻的沟道共享源侧字线，所述与其它的漏侧沟道相邻的漏侧沟道的漏侧字线和漏极选择线与具有漏侧字线和漏极选择线的所述其它的漏侧沟道借助于插入在它们之间的所述第三缝隙而分开。3.如权利要求1所述的半导体器件，还包括：第三缝隙，所述第三缝隙位于与其它的源侧沟道相邻的源侧沟道之间，其中，彼此相邻的漏侧沟道共享漏侧字线，相邻的沟道的源侧字线与源极选择线借助于插入在它们之间的所述第三缝隙而彼此分开。4.如权利要求1所述的半导体器件，其中所述至少一个第五缝隙实质地位于所述减薄区域内并位于所述减薄区域的周缘。5.如权利要求4所述的半导体器件，还包括第一接触焊盘和第二接触焊盘中的至少一者，所述第一接触焊盘形成在所述减薄区域的两侧的边缘，所述第二接触焊盘形成在所述减薄区域内。6.如权利要求1所述的半导体器件，其中所述至少一个第五缝隙被配置成具有沿着一个方向平行延伸的线形。7.如权利要求1所述的半导体器件，其中所述至少一个第五缝隙被配置成具有包括突部的线形。8.如权利要求1所述的半导体器件，其中所述至少一个第五缝隙被配置成包括沿着第一方向延伸的第一线图案、以及沿着与所述第一方向实质地相交叉的第二方向平行延伸的第二线图案。9.如权利要求1所述的半导体器件，其中所述至少一个第五缝隙被配置成具有与相邻的所述存储块的边界实质地相交叉的线形。10.如权利要求1所述的半导体器件，还包括至少一个第六缝隙，所述至少一个第六缝隙位于所述第一缝隙中的一个与所述减薄区域之间。11.如权利要求1所述的半导体器件，其中，沿一个方向布置的所述沟道形成每个沟道行，并且所述沟道行布置成锯齿形并与至少两个位线耦接。12.一种半导体器件，包括：存储块，所述存储块每个都被配置成包括沟道，每个所述沟道包括形成在所述存储块的管道栅中的管道沟道，以及与所述管道沟道耦接的漏侧沟道和源侧沟道对；第一缝隙，所述第一缝隙位于与其它的存储块相邻的存储块之间；第二缝隙，所述第二缝隙位于每个沟道对的源侧沟道与漏侧沟道之间；以及第四缝隙，所述第四缝隙位于与其它的漏侧沟道相邻的漏侧沟道之间，并且被形成为深度与选择线相同，其中，彼此相邻的源侧沟道共享源侧字线，彼此相邻的漏侧沟道共享漏侧字线，与其它的漏侧沟道相邻的漏侧沟道的漏极选择线借助于插入在它们之间的所述第四缝隙而彼此分开。13.一种半导体器件，包括：存储块，所述存储块每个都被配置成包括沟道，每个所述沟道包括形成在所述存储块的管道栅中的管道沟道，以及与所述管道沟道耦接的漏侧沟道和源侧沟道对；第一缝隙，所述第一缝隙位于与其它的存储块相邻的存储块之间；第二缝隙，所述第二缝隙位于每个沟道对的源侧沟道与漏侧沟道之间；以及第四缝隙，所述第四缝隙位于与其它的源侧沟道相邻的源侧沟道之间，并且被形成为深度与选择线相同，其中，彼此相邻的源侧沟道共享源侧字线，彼此相邻的漏侧沟道共享漏侧字线，与其它的源侧沟道相邻的源侧沟道的源极选择线借助于插入在它们之间的所述第四缝隙而彼此分开。14.一种半导体器件，包括：存储块，每个所述存储块被配置成包括从衬底突出的沟道，其中所述存储块包括所述沟道位于其中的单元区域，而减薄区域位于所述单元区域的两侧；至少一个第一缝隙，所述至少一个第一缝隙位于所述存储块的减薄区域中；至少一个第二缝隙，所述至少一个第二缝隙位于所述沟道之间；以及第三缝隙，所述第三缝隙位于彼此相邻的所述存储块之间。15.如权利要求14所述半导体器件，还包括第四缝隙，所述第四缝隙位于所述第三缝隙与所述减薄区域之间。16.如权利要求14所述的半导体器件，其中，所述第一缝隙被形成为实质地在所述减薄区域内、位于所述减薄区域的周缘，或实质地在所述减薄区域内并位于所述减薄区域的周缘。17.如权利要求14所述半导体器件，其中，所述第一缝隙位于所述存储块的所述减薄区域内，并被配置成具有线形，所述线形平行延伸。18.如权利要求14所述半导体器件，其中，...

【专利技术属性】
技术研发人员：李起洪，皮昇浩，张祯允，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：