【技术实现步骤摘要】
一种非挥发性记忆体
本技术涉及一种非挥发性记忆体，具体地说是一种与CMOS逻辑工艺兼容的非挥发性记忆体，能提高数据保留时间的非挥发性记忆体，属于集成电路的
技术介绍
对于片上系统(SoC)应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器(SRAM)模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。非挥发性记忆体(NVM)工艺和传统的逻辑工艺是不一样的。非挥发性记忆体 (NVM)工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。同时，由于现有非挥发性记忆体的工作原理使得写入数据容易丢失，影响使用的可靠性。
技术实现思路
本技术的目的是克服现有技术中存在的不足，提供一种非挥发性记忆体，其结构紧凑，能与CMOS逻辑工艺兼容，提高数据保留时间，降低使用成本，提高非挥发性记忆体的使用可靠性。按照本技术提供的...
【技术保护点】
一种非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞（100）；所述记忆体细胞（100）内包括PMOS访问晶体管（110）、控制电容（120）及编程电容（130）；其特征是：所述半导体基板内的上部设有若干隔离沟槽（10），所述隔离沟槽（10）内设置有隔离介质以形成领域介质区域（14）；所述PMOS访问晶体管（110）、控制电容（120）及编程电容（130）通过领域介质区域（14）相互隔离；半导体基板的第一主面（32）上淀积有栅介质层（15），所述栅介质层（15）覆盖隔离沟槽（10）的槽口并覆盖半导体基板的第一主面（32）；所述栅介质层（15...
【技术特征摘要】
1.一种非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞(100);所述记忆体细胞(100)内包括PMOS访问晶体管(110)、控制电容(120)及编程电容(130);其特征是所述半导体基板内的上部设有若干隔离沟槽(10)， 所述隔离沟槽(10)内设置有隔离介质以形成领域介质区域(14);所述PMOS访问晶体管 (110)、控制电容(120)及编程电容(130)通过领域介质区域(14)相互隔离；半导体基板的第一主面(32)上淀积有栅介质层(15)，所述栅介质层(15)覆盖隔离沟槽(10)的槽口并覆盖半导体基板的第一主面(32);所述栅介质层(15)上设有浮栅电极(16)，所述浮栅电极 (16 )覆盖并贯穿PMOS访问晶体管(110 )、控制电容(120 )及编程电容(130 )上方对应的栅介质层(15)，浮栅电极(16)的两侧淀积有侧面保护层(17)，侧面保护层(17)覆盖浮栅电极(16)的侧壁；PM0S访问晶体管(110)包括第一 N型区域(2)及位于所述第一 N型区域(2) 内上部的P型源极区(13)与P型漏极区(21)，控制电容(120)包括第二 P型区域(5)及位于所述第二 P型区域(5)内上部的第一 P型掺杂区域(6)与第二 P型掺杂区域(9);编程电容(130)包括第三P型区域(31)及位于所述第三P型区域(31)内上部的第五P型掺杂区域(24)与第六P型掺杂区域(27);第一 P型掺杂区域(6)、第二 P型掺杂区域(9)、第五P型掺杂区域(24)、第六P型掺杂区域(27)、P型源极区(13)及P型漏极区(21)与上方的浮栅电极(16)相对应，并分别与相应的栅介质层(15)及领域介质区域(14)相接触；隔离沟槽 (10 )的顶角(30 )正上方设有P+浮栅电极(20 )，所述P+浮栅电极(20 )位于栅介质层(15) 上，并与隔离沟槽(10)的顶角(30)相对应分布。2.根据权利要求I所述的非挥发性记忆体，其特征是所述P+浮栅电极(20)为P导电类型的导电多晶硅。3.根据权利要求I所述的非挥发性记忆体，其特征是所述半导体基板的材料包括硅， 半导体基板为P导电类型基板(I)或N导电类...
【专利技术属性】
技术研发人员：方英娇，方明，
申请(专利权)人：无锡来燕微电子有限公司，
类型：实用新型
国别省市：
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