一种非易失性存储器（NVM）单元结构，其包括PMOS编程晶体管、NMOS控制晶体管、PMOS擦除晶体管和NMOS读晶体管，其中，PMOS编程晶体管具有源区电极、漏区电极和体区电极以及连接到数据存储节点的栅极；NMOS控制晶体管具有公共连接以接收控制电压的源区电极、漏区电极和体区电极以及连接到数据存储节点的栅极；PMOS擦除晶体管具有公共连接以接收擦除电压的源区电极、漏区电极和体区电极以及连接到数据存储节点的栅极；以及NMOS读晶体管具有源区电极、漏区电极和体区电极以及连接到数据存储节点的栅极。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路存储器器件，尤其是涉及如下4晶体管非易失性存储器(NVM)单元，其利用PMOS-NMOS-PMOS-NMOS结构来显著减小单元面积，并且通过利用反向Fowler-Nordheim隧穿编程提供非常小的编程电流。
技术介绍
Poplevine等人于2007年I月16日授权的美国专利No. 7，164，606B1公开了利用反向Fowler-Nordheim隧穿进行编程的全PMOS 4晶体管非易失性存储器(NVM)单元。美国专利No. 7，164，606通过引用以其整体合并到此，以提供关于本专利技术的背景信息。 参考图I，如美国专利No. 7，164，606所公开的，根据对包括具有公共连接的浮栅的全PMOS 4晶体管NVM单元的NVM阵列进行编程的方法，对于阵列中要被编程的每个单元100,该单元的所有电极均接地。接着,将抑制电压(inhibiting voltage)Vn施加到该单元的读晶体管已的连接至体的源区I，施加到该单元的擦除晶体管Pe的公共连接的漏区、体区和源区νε，以及施加到读晶体管已的漏区比。该单元的编程晶体管Pw的源区Vp和漏区Dp接地。编程晶体管Pw的体Vnw是可选的；其可以接地或可以保持在抑制电压VN。对于NVM阵列中没有被选中用于编程的所有单元，将抑制电压Vn施加到Vp Ve和&电极，而且还施加到VD1^PVnw电极。接着，在编程时间Tpms期间，该单元的控制晶体管P。的控制栅极电压V。从OV扫描到最大编程电压VMax。接着，控制栅极电压V。从最大编程电压Vanax斜降到OV。接着，该单元的所有电极和抑制电压Vn返回地。在专利’606中公开的全PMOS 4晶体管NVM单元编程技术提供了低电流消耗以及简单编程顺序的优势，低电流消耗允许同时对大量单元进行编程而不需要大电流功率源。然而，4晶体管全PMOS NVM单元占用相对大的面积。因此，高度期望如下NVM单元可用，其面积减少但保持低编程电流的好处。
技术实现思路
本专利技术的实施例提供4晶体管非易失性存储器(NVM)单元，其具有包括PMOS编程晶体管、NMOS控制晶体管、PMOS擦除晶体管和NMOS读晶体管的PMOS-NMOS-PMOS-NMOS结构，其中，PMOS编程晶体管具有源区电极、漏区电极和体区电极以及连接到数据存储节点的栅极，NMOS控制晶体管具有公共连接以接收控制电压的源区电极、漏区电极和体区电极以及连接到数据存储节点的栅极，PMOS擦除晶体管具有公共连接以接收擦除电压的源区电极、漏区电极和体区电极以及连接到数据存储节点的栅极，以及NMOS读晶体管具有源区电极、漏区电极和体区电极以及连接到数据存储节点的栅极。在考虑了本专利技术的以下详细描述和附图之后，会更加全面地理解和明白本专利技术的各个方面的特征和优势，这些描述和附图阐述了利用本专利技术的概念的说明性实施例。附图说明图I是示出全PMOS 4晶体管NVM单元原理图。图2是示出根据本专利技术概念的PMOS-NMOS-PMOS-NMOS 4晶体管NVM单元的实施例的原理图。图3是示出图I的全PMOS 4晶体管NVM单元布局的横截面视图。图4是示出图2的PMOS-NMOS-PMOS-NMOS 4晶体管NVM单元布局的实施例的横截面视图。图5是示出图2的PMOS-NMOS-PMOS-NMOS 4晶体管NVM单元布局的替换实施例的横截面视图。 图6是示出NVM单元阵列行中的多个NVM单元200的框图。具体实施例方式图2示出根据本专利技术概念的非易失性存储器(NVM)单元结构200的实施例。NVM单元结构200包括PMOS控制晶体管Pw、NM0S控制晶体管Nc^PMOS擦除晶体管Pe和NMOS读晶体管队，其中，PMOS控制晶体管Pw具有源区电极、漏区电极和体区电极以及连接到数据存储节点FG的栅极，NMOS控制晶体管N。具有公共连接以接收控制电压V。的源区电极、漏区电极和体区电极以及连接到数据存储节点FG的栅极，PMOS擦除晶体管Pe具有公共连接以接收擦除电压V6的源区电极、漏区电极和体区电极以及连接到数据存储节点FG的栅极，NMOS读晶体管队具有源区电极、漏区电极和体区电极以及连接到数据存储节点的栅极。参考图I和图2，本专利技术提供将图I的全PMOS 4晶体管NVM单元100改变成图2的PMOS-NMOS-PMOS-NMOS 4晶体管NVM单元，其中控制晶体管和读晶体管从PMOS改变成NMOS的同时保持所有电极不变。如图4所示，通过利用深N阱形成隔离的P阱，NMOS控制晶体管N。的V。电极能够斜升到最高电压Vemax,从而允许发生反向Fowler-Nordheim隧穿而无问题。如图3和图4所示，与全PMOS 4晶体管NVM单元100的布局(图3)相比，NVM单元结构200通过以下方式产生非常紧凑的布局面积(图4):将两个NMOS晶体管(即控制晶体管N。和读晶体管队)放置在两个PMOS晶体管(即编程晶体管Pw和擦除晶体管Pe)的N阱的所需空间之间，从而减少他们之间的通常是很大的所需空间。也可以通过如下方式实现PMOS-NMOS-PMOS-NMOS NVM单元结构200 :利用不同的隔离方法以针对四个晶体管中的每一个生成单独的N阱和P阱，例如通过使用图5所示的隔离槽技术。同时，编程、擦除和读取的方法和顺序与图I中全PMOS NVM单元100几乎相同，从而保持了反向Fowler-Nordheim隧穿编程方法的所有优势。图6示出存储器阵列行中的多个NVM单元200的结构。参考图2到图6，阵列行中的图2所示NVM单元200的编程、擦除和读取顺序概述如下编程顺序将所有电极设置为0V。对于阵列行中选中用于编程的所有NVM单元200，将NMOS读晶体管凡的源极电压 ' 和漏极电压^设置为抑制电压VN。将PMOS编程晶体管Pw的源极电压Vp和漏极电压Dp设置为0V。PMOS编程晶体管Pw的体区电极电压Vnw可以被设置为抑制电压Vn或0V。若使用如图4所示的公共P型衬底NM0S，则NMOS读晶体管队的体区电极电压Vnw被设置为0V，或若使用如图5所示的隔离槽方案，则其可以被设置为抑制电SVn或OV。对于阵列行中没有被选中用于编程的所有NVM单元200，V,、Dr, \、Dp和Vnw电压被设置为抑制电压VN。若使用图4的布局，则Vpw电压被设置为0V，或使用图5布局，则其可以被设置为抑制电压Vn或0V。接着，控制电压从OV斜升到预定的最大控制电压Vemax,并且擦除电压从OV斜升到预定的最大擦除电压Vemax,并且在预定编程时间Tpms期间保持这两个电平；擦除电压\随着控制电压V。斜升，以便防止正向偏置在隔离的P阱和N阱之间形成的PN 二极管。在编程时间Tprog结束时，控制电压V。从最大编程电压Vcmax斜降到0V，并且擦除电压Ve从最大擦除电压Vemax斜降到0V。接着，具有抑制电压Vn的所有电极返回到OV以完成编程顺序。擦除条件擦除电压VeWOV斜升到最大擦除电压Vemax，在预定擦除时间！；_期间保持它，以及擦除电压Ve从最大擦除电压Vemax斜降返回到0V。所有其他单元电极被设置为0V。 读取条件将NMOS读晶体管队的源极电压I设置为约IV (即，足以能够读取单元电流而同时防止对编程单元干扰的电压本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：P·珀普立文，E·胡，H·林詹姆斯，A·J·富兰克林，
申请(专利权)人：美国国家半导体公司，
类型：
国别省市：
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