被增强免受前侧攻击的集成电路芯片制造技术

公开了被增强免受前侧攻击的集成电路芯片。一种集成电路芯片，该集成电路芯片包括互连堆叠，该互连堆叠具有形成于其中的空腔，该空腔至少填充有一种第一材料，该第一材料的抛光选择性和/或蚀刻选择性与形成该互连堆叠的材料的抛光选择性和/或蚀刻选择性相差超过10％。

Integrated circuit chips that are enhanced to avoid front side attacks

【技术实现步骤摘要】
被增强免受前侧攻击的集成电路芯片本申请请求于2016年10月11日提交的第16/59803号法国专利申请的优先权权益，该申请的内容在法律允许的最大程度上通过引用以其全文结合在此。
本公开涉及被增强免受从前侧实施的攻击的电子芯片。
技术介绍
公司或剽窃者经常试图分析集成电路芯片的操作和构成。对芯片的连续的互连层进行剥离并对其进行分析是使得能够获得与芯片操作相关的信息的逆向工程技术。这种技术包括观察例如由铜制成的、形成不同连接的金属喷镀。在分析芯片的过程中，观察到位于芯片上的元件被移除以到达第一互连层。通过根据材料进行蚀刻或抛光来移除形成层的金属喷镀以及围绕金属喷镀的一个或多个绝缘体。下一互连层因此露出并且可被观察到。然后，进而移除此层。在单个芯片上而非在芯片的整块板上实施此类操作。此类操作的关键问题是准确地将这些层一一移除并且将其适当地夷平的能力。实际上，如果某些区域比邻近区域暴露得更多(或更少)，则将干扰分析。例如，此类差异将通过造成对属于与在给定时间所考虑的互连层级不同的互连层级的材料进行蚀刻而干扰过程的其余部分，并因此有可能破坏尚未被分析的连接。
技术实现思路
在此提供了一种目的在于使如上文所描述的逆向工程技术的实施变得困难或甚至不可实现的芯片结构。因此，实施例提供了一种集成电路芯片，该集成电路芯片包括互连层级堆叠，每个互连层级由具有至少一个金属喷镀形成于其中的绝缘体层形成，该堆叠中形成有空腔，该空腔至少填充有第一材料，该第一材料的抛光和/或蚀刻速度与形成这些绝缘体层的材料的抛光和/或蚀刻速度相差至少10％。根据实施例，在该集成电路芯片中形成多个空腔。根据实施例，全部贯穿该互连堆叠形成该空腔。根据实施例，该空腔的上部并未填充有该至少一种第一材料。根据实施例，该上部包含至少一个金属喷镀。根据实施例，该空腔的横截面在从0.2μm至1μm的范围内。实施例提供了一种制造方法，该制造方法包括：在芯片的互连层级堆叠中形成空腔，每个互连层级由具有至少一个金属喷镀形成于其中的绝缘体层形成；以及用至少一种第一材料来至少部分地填充该空腔，该至少一种第一材料的抛光和/或蚀刻速度与形成这些绝缘体层的材料的抛光和/或蚀刻速度相差至少10％。根据实施例，该方法包括同时形成多个空腔。根据实施例，该方法包括在该空腔之上形成至少一个互连层级。前述和其它特征及优点将在以下特定实施例的非限制性描述中结合附图进行详细讨论。附图说明图1是增强型芯片的实施例的横截面视图；图2至图4是展示了图1的实施例的制造步骤的横截面视图；以及图5是展示了替代性实施例的横截面视图。具体实施方式在各附图中，相同的元件已被指定有相同的参考号，进一步地，各附图并不按比例绘制。为清楚起见，仅仅示出了并详细描述对理解所描述的实施例有用的那些步骤和元件。在以下描述中，在引用限制位置和定向(比如“前”“顶”“之上”“之下”“上”“下”等)的术语时，参照附图的定向。图1展示了具有五个互连层级的集成电路芯片的实施例。该芯片被增强以免受前侧攻击。每个互连层级包括金属喷镀2。每个金属喷镀2通过通孔4连接至下互连层级的金属喷镀。在图1所展示的实施例中，相同互连层级的金属喷镀2形成在相同的绝缘体层6中。在每个互连层级之上形成另一蚀刻停止绝缘体层8。最远离表面的互连层级的通孔4连接至形成在芯片中的部件的接触区域10。绝缘体6例如是具有低电容率的介电材料(如例如，多孔SiOC)并且绝缘体8例如是SiN或SiCN。金属喷镀2和通孔4例如由铜制成。空腔12形成在这五个互连层级的绝缘体层6和8中。空腔12填充有材料14，该材料的抛光和/或蚀刻速度与形成互连层级的绝缘体层6的材料的抛光和/或蚀刻速度相差至少10％。材料14可以例如是从原硅酸乙酯(TEOS)中例如通过化学气相沉积(所谓的CVD法)形成的致密氮化硅或氧化硅。作为变形，空腔12的壁可以覆盖有包覆材料层，空腔12填充有填充材料。包覆材料可以例如是氮化硅或氧化硅(TEOS)。可能可以将钽和/或氮化钽层或者钛和/或氮化钛层添加到包覆层中。填充材料可以例如是钨或铝。在通过连续移除形成互连层级的层以试图对芯片的前侧进行攻击的情况下，通过抛光或通过蚀刻来移除绝缘体层6，或者留下空腔12的填充材料14的凸起部分，或者在空腔12的填充材料14中制作凹陷。凸起部分或者凹陷的存在干扰了移除形成互连层级的层的随后的步骤。空腔12可以形成在每个芯片上的多个位置处。这些位置优选地是不规则地选择的，这使其方位难以预测。相同芯片的不同空腔12的尺寸可以是可变的。在顶视图中，横截面的尺寸优选地在从0.2μm至1μm的范围内。空腔12的形状也可以是可变的。具体地，空腔12的横截面可以例如具有圆形、椭圆形、方形形状或能够利用现有技术获得的任何其他形状。该结构可以涂覆有使其分析更困难的涂铝屏。虽然此器件在包含秘密数据的ROM的情况下可能尤其有用，但并不限于这种类型的应用。图2至图4展示了制造关于图1所描述的结构的后续步骤。在图2的步骤中，在芯片上已经形成了不同的互连层级。先前已经选择了将形成空腔12的位置并且没有金属喷镀2形成在这些位置中。只有绝缘体层6和8形成于其中。掩模16形成在芯片表面上并且包括在期望形成空腔12的位置处的开口18。在图3所展示的步骤中，空腔12形成在绝缘体层6和8中穿过留在掩模16中的开口18。通过对连续的绝缘体层6和8进行连续的选择性各向异性蚀刻来形成空腔12。这些蚀刻例如是等离子蚀刻。然后，将掩模16从芯片表面移除。在图4所展示的步骤中，例如通过溅射来均匀地沉积材料层14。材料层14的厚度足以填充空腔12。然后，例如通过化学机械抛光(CMP)来对芯片进行抛光以移除位于空腔12外面的材料14。作为变形，如关于图1所描述的，填充空腔12的材料14可以包括一种或多种包覆材料以及填充材料。以与用于材料层14的方式相同的方式，包覆材料层和填充材料层的总厚度足以填充空腔12。例如通过化学机械抛光来移除位于空腔12外面的材料。以与先前提到的填充材料相同的方式，材料14的抛光和/或蚀刻速度与形成互连层级的绝缘体层6的材料的抛光和/或蚀刻速度相差至少10％。因此，在试图对芯片的互连层级进行抛光的过程中，空腔12的材料14相比邻近材料将被移除得更慢或更快并且将在芯片表面上形成凹陷或凸起区域。这种不均匀可能使对连续金属喷镀的分析变得困难并且可能在凹陷的情况下例如造成对互连层级的蚀刻低于在给定时间所分析的互连层级。图5展示了另一实施例。此结构的空腔12仅在互连层级的高度的一部分上延伸。空腔12还没被向下挖至最远离表面的互连层级。位于空腔12之上并用图5中的虚线围绕的上部20可以填充有一种或多种其他材料。在图5的结构中，已经在上部20中形成了绝缘体层6和8以及金属喷镀22。作为变形，空腔12可以被挖成穿过所有绝缘体层6和8并且在用其他材料进行覆盖之前仅部分填充有材料14。空腔12也可以被挖成仅穿过几个绝缘体层6和8(例如，三个绝缘体层6和两个绝缘体层8)并且完全填充有材料14。在此情况下，在空腔之下的互连层级中有可能有金属喷镀2。这些实施例的优点是使用了通常用在制造集成电路芯片的方法中的当前技术。已经描述了具体实施例。本领域技术人员将容易进行各种更改、修改和本文档来自技高网...

【技术保护点】
一种集成电路芯片，所述集成电路芯片包括互连层级堆叠，每个互连层级由具有至少一个金属喷镀(2)形成于其中的绝缘体层(6)形成，所述堆叠中形成有空腔(12)，所述空腔至少填充有第一材料(14)，所述第一材料的抛光和/或蚀刻速度与形成所述绝缘体层(6)的材料的抛光和/或蚀刻速度相差至少10％。

【技术特征摘要】
2016.10.11 FR 16598031.一种集成电路芯片，所述集成电路芯片包括互连层级堆叠，每个互连层级由具有至少一个金属喷镀(2)形成于其中的绝缘体层(6)形成，所述堆叠中形成有空腔(12)，所述空腔至少填充有第一材料(14)，所述第一材料的抛光和/或蚀刻速度与形成所述绝缘体层(6)的材料的抛光和/或蚀刻速度相差至少10％。2.如权利要求1所述的集成电路芯片，其中，形成多个空腔(12)。3.如权利要求1所述的集成电路芯片，其中，全部贯穿所述互连堆叠形成所述空腔(12)。4.如权利要求1所述的集成电路芯片，其中，所述空腔(12)的上部(20)并未填充有所述至少一种第一材料(14)...

【专利技术属性】
技术研发人员：S·珀蒂迪迪埃，M·利萨特，
申请(专利权)人：意法半导体克洛尔二公司，意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR