集成电路结构的形成方法技术

本发明专利技术提供一种集成电路结构的形成方法，该方法包括下列步骤:提供一半导体基底;形成多个图案化元件于半导体基底上，其中图案化元件之间具有沟槽;以第一填沟材料填入该沟槽，其中第一填沟材料具有第一上表面，其高于图案化元件的上表面;进行第一平坦化以降低第一填沟材料的第一上表面，直到露出图案化元件的上表面;沉积第二填沟材料，其中第二填沟材料具有第二上表面，其高于图案化元件的上表面;以及，进行第二平坦化以降低第二填沟材料的第二上表面，直到露出图案化元件的上表面。本发明专利技术的方法可明显降低，甚至完全消除碟化效应与空洞。

【技术实现步骤摘要】
集成电路结构的形成方法本申请是申请日为2009年4月17日、申请号为200910133199.4、专利技术名称为“集成电路结构的形成方法”申请的分案申请。
本专利技术涉及集成电路，且涉及一种集成电路工艺中的填沟(gap-filling)技术，尤其涉及降低填沟工艺的碟化(dishing)效应与空洞(void)。
技术介绍
化学机械研磨(CMP；ChemicalMechanicalPolishing)为半导体晶片的一种平坦化工艺，特别是用在填沟工艺中。CMP利用物理与化学上的协同作用来研磨晶片。研磨时将晶片放置在研磨垫上，从晶背施加压力，并使晶片与研磨垫作反向旋转，而带有研磨粒子与反应性化学成份的研磨浆在研磨时被配输到研磨垫表面。CMP可以真正达到晶片表面全面性的平坦化。CMP工艺会有图案化效应的问题。当图案密度不同时会有所谓的“微负载效应(micro-loadingeffect)”，因而降低图案尺寸的一致性。微负载效应是当同时蚀刻或研磨高密度图案与低密度图案时，由于两个区域的蚀刻/研磨速率不同所造成。因为蚀刻/研磨的反应在不同图案密度的区域变得局部过高或过低，加上大量的蚀刻反应产物无法顺利排出，使得蚀刻速率不一致。当图案的密度差异很大时，会使研磨后的膜厚产生极大的差异。上述的不一致会造成所谓的碟化(dishing)效应，“碟化”指低图案密度的位置，因为其研磨速率大于高图案密度区，因而形成碟状的表面。图1～图3显示一利用CMP的传统填沟工艺。请参照图1，在半导体基底300上形成多晶硅图案302。多晶硅图案302包括图案密集区与图案疏离区，其中图案密集区比起图案疏离区有更高的图案密度与更小的图案间距。请参照图2，沉积内层介电层304以填入多晶硅图案302之间的沟槽，并使其高度超过多晶硅图案302的上表面。由于多晶硅图案302的表面构型(topography)被部分转移到内层介电层304的上表面，因此内层介电层304的上表面呈现不平坦。此外，特别是在图案密集区可能会出现空洞(void)306，因为该处的沟槽具有相对较高的深宽比(aspectratio)。请参照图3，利用CMP工艺去除多余的内层介电层304。该CMP工艺去除位于多晶硅图案302上方的内层介电层304，直到露出多晶硅图案302的上表面。由于图案密集区与图案疏离区的图案密度不同，造成不均匀的CMP。例如，内层介电层304的上表面构型在图案密集区的受到的影响比起图案疏离区较不明显，因此，造成图案疏离区出现碟化效应，因而影响到后续的工艺。另一方面，CMP可能会使空洞306露出，进而在后续工艺中被填入不想要的导电材料，导致集成电路短路或增加阻容延迟(RCdelay)。目前已经有许多方法被提出来以解决或降低微负载效应。例如，在图案疏离区制作闲置图案(dummypattern)以增加其图案密度。然而，使用闲置图案可能会增加阻容延迟，而且有些区域并不适合形成闲置图案。因此，有需要提出一种新的填沟方法以降低微负载效应。
技术实现思路
本专利技术的目的在于提供一种集成电路结构的形成方法，以克服现有技术的缺陷。本专利技术提供一种集成电路结构的形成方法，包括下列步骤：提供一半导体基底；形成多个图案化元件于半导体基底上，其中图案化元件之间具有沟槽；以第一导电材料填入该沟槽，其中第一导电材料具有第一上表面，其高于图案化元件的上表面；进行第一平坦化以降低第一导电材料的第一上表面，直到露出图案化元件的上表面；沉积第二导电材料，其中第二导电材料具有第二上表面，其高于图案化元件的上表面；以及，进行第二平坦化以降低第二导电材料的第二上表面，直到露出图案化元件的上表面。本专利技术另提供一种集成电路结构的形成方法，包括下列步骤：提供一半导体基底；形成多个栅极条于该半导体基底上，其中栅极条之间具有沟槽，且其中集成电路结构包括一图案密集区与一图案疏离区，栅极条于图案密集区的图案密度大于该图案疏离区；形成一接触蚀刻停止层，其具有第一部分直接位于栅极条上及第二部分位于沟槽中；以第一内层介电层填入沟槽中，其中第一内层介电层具有第一上表面，其高于栅极条的上表面；进行第一化学机械研磨，直到第一内层介电层的第一上表面不高于接触蚀刻停止层的第一部分的上表面；沉积第二内层介电层于第一内层介电层与栅极条上；以及，进行第二化学机械研磨，直到第二内层介电层的第二上表面不高于接触蚀刻停止层的第一部分的上表面。本专利技术又提供一种集成电路结构的形成方法，包括下列步骤：提供一半导体基底；形成一介电层于半导体基底上；于介电层中形成多个开口；以第一导电材料填入开口，其中第一导电材料的上表面高于该介电层的上表面；对第一导电材料进行第一化学机械研磨以露出介电层的上表面；形成第二导电材料于第一导电材料与介电层上；以及，对第二导电材料进行第二化学机械研磨以露出介电层的上表面。实验证实，借由本专利技术实施例的方法可明显降低，甚至完全消除碟化效应与空洞。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：附图说明图1～图3为一系列剖面图，用以说明公知利用CMP的填沟工艺。图4～图7B为一系列剖面图，用以说明本专利技术一优选实施例的中间工艺，其进行一次以上的CMP工艺来降低微负载效应。图8显示形成金属栅极以取代图7A的多晶硅条。图9A与图9B显示在金属间介电层中形成接触插塞。图10～图14显示一镶嵌工艺，其进行一次以上的CMP工艺来形成金属线。其中，附图标记说明如下：【公知技术】300～半导体基底302～多晶硅图案304～内层介电层306～空洞【实施例】20～半导体基底22～栅极条24～栅介电质26～接触蚀刻停止层100～图案密集区200～图案疏离区30、40～内层介电层32～栅极条22的上表面34～接触蚀刻停止层26的上表面36～隆起物38～空洞H1～内层介电层30多余的高度H2～内层介电层40多余的高度50～栅介电质52～栅极56～内层介电层58～接触插塞60～介电层61～CMP停止层62～开口300～图案密集区400～图案疏离区64～导电元件66～扩散阻障层68、74～导电材料70～隆起物具体实施方式本专利技术提供一新颖的填沟工艺，以下将说明本专利技术一优选实施例的中间工艺，并讨论不同的变化例。在图示与实施例中，类似的元件将以类似的附图标记来标示。请参照图4，提供一半导体基底20。在优选实施例中，半导体基底20包含硅，但可也可包含其他常见的材料，例如碳、锗、镓等。半导体基底20可以是一单晶或化合物材料；可以是块材(bulk)基底或绝缘层上半导体基底(SOI；semiconductor-on-insulator)。在半导体基底20上形成栅极条(gatestrips)22与栅介电质24。在一实施例中，栅极条22是由掺杂多晶硅所构成，因此也可称为多晶硅条22。在另一实施例中，栅极条22是由其他导电材料所构成，例如金属、金属硅化物、金属氮化物等。栅介电质24的材料可为氧化硅、氮氧化硅、高介电常数材料、或其他适合作为栅介电质的介电材料。上述的集成电路结构可还包括其他元件，例如栅极间隔物、源极/漏极区、硅化物(未显示)、接触蚀刻停止层26等。因此，例如当采用栅极优先(gate-first)工艺的话，栅极条22的顶部可包本文档来自技高网...

【技术保护点】
一种集成电路结构的形成方法，包括下列步骤:提供一半导体基底;形成多个图案化元件于该半导体基底上，其中所述多个图案化元件之间具有沟槽，且所述多个图案化元件为一金属间介电层，其中该集成电路结构包括一图案密集区与一图案疏离区，所述多个图案化元件于该图案密集区的图案密度大于该图案疏离区;以第一填沟材料填入该沟槽，其中该第一填沟材料具有第一上表面，其高于所述多个图案化元件的上表面;于第一填沟材料填入该沟槽后，立即进行第一平坦化以降低该第一填沟材料的第一上表面，直到露出所述多个图案化元件的上表面;沉积第二填沟材料，其中该第二填沟材料具有第二上表面，其高于所述多个图案化元件的上表面，其中该第一填沟材料的第一上表面高于该第二填沟材料的第二上表面;以及进行第二平坦化以降低该第二填沟材料的第二上表面，直到露出所述多个图案化元件的上表面。

【技术特征摘要】
2008.05.14 US 12/152,3801.一种集成电路结构的形成方法，包括下列步骤：提供一半导体基底；形成多个图案化元件于该半导体基底上，其中所述多个图案化元件之间具有沟槽，且所述多个图案化元件为一金属间介电层，其中该集成电路结构包括一图案密集区与一图案疏离区，所述多个图案化元件于该图案密集区的图案密度大于该图案疏离区；毯覆性形成一扩散阻障层于该沟槽中；以第一导电材料填入该沟槽，其中该第一导电材料具有第一上表面，其高于所述多个图案化元件的上表面；于第一导电材料填入该沟槽后，立即进行第一平坦化以降低该第一导电材料的第一上表面，直到露出所述多个图案化元件的上表面，其中该第一平坦化包括一过度平坦化，以露出形成在第一导电材料中的空洞，其中该扩散阻障层在...

【专利技术属性】
技术研发人员：吴明园，郑光茗，叶炅翰，庄学理，梁孟松，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：