具有变化栅极结构的集成电路及其制法制造技术

本发明专利技术提供一种具有变化栅极结构的集成电路及其制法。该集成电路包括：设于衬底结构上方的变化栅极结构，该变化栅极结构包括位于该衬底结构的第一区域中的第一栅极堆叠，以及位于该衬底结构的第二区域中的第二栅极堆叠；位于该第一区域中的第一场效应晶体管，该第一场效应晶体管包括该第一栅极堆叠并具有第一阈值电压；以及位于该第二区域中的第二场效应晶体管，该第二场效应晶体管包括该第二栅极堆叠并具有第二阈值电压，其中，该第一阈值电压不同于该第二阈值电压。该方法包括设置该变化栅极结构，该设置包括：设定该变化栅极结构的层的尺寸，使其在不同区域中具有不同厚度。

【技术实现步骤摘要】

本专利技术涉及半导体装置以及制造半导体装置的方法，尤其涉及集成电路以及制造 具有变化栅极结构的集成电路的方法。
技术介绍
不同的半导体装置可经制造而具有一个或多个不同的装置特征，例如阈值电压、 开关速度、泄露功耗等。针对意图执行特定功能的装置，多种不同的设计可分别优化这些特 征的其中一个或多个。例如，对于提供计算逻辑功能的装置，一种设计可具有降低的阈值电 压以增加开关速度，而对于提供内存存储功能的装置，另一种设计可具有增加的阈值电压 以降低功耗。使用针对不同功能分别优化的多个分立装置的系统将导致系统复杂性更高、 系统占用面积增大以及系统成本增加。
技术实现思路
为克服现有技术的缺点并提供额外的优点，在一个态样中提供一种集成电路。该 集成电路包括：设于衬底结构上方的变化栅极结构，该变化栅极结构具有位于该衬底结构 的第一区域中的第一栅极堆叠，以及位于该衬底结构的第二区域中的第二栅极堆叠；位于 该衬底结构的该第一区域中的第一场效应晶体管，该第一场效应晶体管包括该变化栅极结 构的该第一栅极堆叠并具有第一阈值电压；以及位于该衬底结构的该第二区域中的第二场 效应晶体管，该第二场效应晶体管包括该变化栅极结构的该第二栅极堆叠并具有第二阈值 电压，其中，该第一阈值电压不同于该第二阈值电压。 在另一个态样中，这里提供一种制造集成电路的方法。该方法包括设置变化栅极 结构，该变化栅极结构设于衬底结构上方，该变化栅极结构具有位于该衬底结构的第一区 域中的第一栅极堆叠以及位于该衬底结构的第二区域中的第二栅极堆叠，且该设置包括： 设定该变化栅极结构的一层的尺寸，使其在该衬底结构的该第一区域中具有第一厚度并在 该衬底结构的该第二区域中具有第二厚度；以及设定该变化栅极结构的另一层的尺寸，使 其在该衬底结构的该第一区域中具有第三厚度并在该衬底结构的该第二区域中具有第四 厚度，其中，该第一厚度不同于该第二厚度，且该第三厚度不同于该第四厚度。 通过本专利技术的技术实现额外的特征及优点。这里详细说明本专利技术的其它实施例及 态样，作为请求保护的本专利技术的一部分。【附图说明】 本专利技术的一个或多个态样被特别指出并在说明书的结束处的声明中被明确称为 示例。结合附图参照下面的详细说明可清楚本专利技术的上述及其它目的、特征以及优点，其 中： 图1A显示依据本专利技术的一个或多个态样在电路制造期间所获得的中间电路结构 的一个实施例的平面视图以及设于衬底结构上方的变化栅极结构； 图1B显示依据本专利技术的一个或多个态样的集成电路的一个实施例的立体图； 图2A及2B显示依据本专利技术的一个或多个态样的图1A的结构的剖视图，并显示该 变化栅极结构具有第一及第二栅极堆叠； 图3显示依据本专利技术的一个或多个态样在该衬底结构的第一区域上方设置保护 掩膜以后图2A及2B的结构； 图4A及4B显示依据本专利技术的一个或多个态样从该衬底结构的第二区域至少部分 地移除材料以后图3的结构； 图5A及5B显示依据本专利技术的一个或多个态样设定该变化栅极结构的一层的尺寸 以后图4A及4B的结构； 图6A及6B显示依据本专利技术的一个或多个态样在该衬底结构上方至少部分地沉积 另一层的另一材料以后图5A及5B的结构； 图7显示依据本专利技术的一个或多个态样在该衬底结构的该第二区域上方设置保 护掩膜以后图6A及6B的结构； 图8A及8B显示依据本专利技术的一个或多个态样从该衬底结构的该第一区域至少部 分地移除该另一材料以后图7的结构； 图9A及9B显示依据本专利技术的一个或多个态样设定该变化栅极结构的该另一层的 尺寸以后图8A及8B的结构； 图10显示依据本专利技术的一个或多个态样在该衬底结构的第三区域上方设置保护 掩膜以后图9A及9B的结构； 图11A显示依据本专利技术的一个或多个态样斜切该衬底结构的第四区域中的该变 化栅极结构的该另一层以后图10的结构； 图11B显示依据本专利技术的一个或多个态样设定该衬底结构的第三区域中的该变 化栅极结构的该另一层的尺寸以后图10的结构； 图12A及12B显示依据本专利技术的一个或多个态样在该衬底结构上方设置另一层以 后图11A及11B的结构；以及 图13A及13B显示依据本专利技术的一个或多个态样使用另一材料填充该变化栅极结 构以后图12A及12B的结构。【具体实施方式】 通过参照附图中所示的非限制例子来更加充分地解释本专利技术的态样及其特定的 特征、优点以及细节。省略对已知材料、制造工具、制程技术等的说明，以免在细节上不必要 地模糊本专利技术。不过，应当理解，用以说明本专利技术态样的详细说明及具体例子仅作为示例， 而非限制。本领域的技术人员将会从本揭露中了解在基础的专利技术概念的精神和/或范围内 的各种替代、修改、添加和/或布局。 本揭露部分提供集成电路，包括具有变化栅极结构以及多个不同的阈值电压的场 效应晶体管（field-effecttransistor;FET)。在集成电路制造期间，可能想要通过单个 制程在集成电路的整个衬底的所选区域上方设置一个或多个栅极结构来形成众多FET的 众多栅极。例如，在整个衬底的所选区域上方可设置具有一致的材料层堆叠的层状栅极结 构，以形成众多FET的众多栅极。这里所使用的变化栅极结构是指在集成电路的不同区域 中具有多个不同的层堆叠或者多个不同的栅极堆叠的栅极结构，这些不同的层堆叠或不同 的栅极堆叠可具有不同组成或尺寸。在一个例子中，这样一个变化栅极结构可在相同或不 同区域中具有不同厚度的不同材料层。在另一例子中，这样一个变化栅极结构可在不同区 域中具有不同数量的材料层。通过使用这里所述的变化栅极结构，在单个制程中可形成具 有不同栅极堆叠的众多栅极。 在一个FET中，阈值电压是使电流能够从源极经该FET的沟道流至漏极所需的最 小栅极电压。一般来说，在控制其它因素的情况下，具有较低阈值电压的FET比具有较高阈 值电压的FET运行更快，但消耗更多泄露功率。 当设计用于例如手机或媒体播放器的特定应用的集成电路（其包括例如片上系 统）时，可能想要通过以具有不同阈值电压的FET实施的集成电路的不同部分来最优化该 集成电路的泄露功耗以及速度。例如，可能想要以较高的速度执行逻辑或算术功能以支持 高级特征，而以较低的速度执行内存存储以节约功率。在另一个例子中，甚至在集成电路的 单个逻辑子系统中，可能想要最优化特定FET的速度并最优化其它FET的功耗。 另外，由于目前的集成电路设计依赖于使用n型FET(NFET)及p型FET(PFET)的 互补金属氧化物半导体（complementarymetaloxidesemiconductor;CMOS)技术，因此想 要获得结合NFET及PFET与多个阈值电压的集成电路。 -般来说，在一个态样中，这里提供一种集成电路。该集成电路包括：设于衬底结 构上方的变化栅极结构，该变化栅极结构具有位于该衬底结构的第一区域中的第一栅极堆 叠，以及位于该衬底结构的第二区域中的第二栅极堆叠；位于该衬底结构的该第一区域中 的第一场效应晶体管，该第一场效应晶体管包括该变化栅极结构的该第一栅极堆叠并具有 第一阈值电压；以及位于该衬底结构的该第二区域中的第二场效应晶体管，该第二场效应 晶体管包括该变化栅极结构的该第二栅极堆叠并具有第二阈值电压，其中，该第一阈值电 压不同于该本文档来自技高网...

【技术保护点】
一种装置，包括：集成电路，该集成电路包括：变化栅极结构，设于衬底结构上方，该变化栅极结构包括位于该衬底结构的第一区域中的第一栅极堆叠，以及位于该衬底结构的第二区域中的第二栅极堆叠，其中，该第一栅极堆叠不同于该第二栅极堆叠；第一场效应晶体管，位于该衬底结构的该第一区域中，该第一场效应晶体管包括该变化栅极结构的该第一栅极堆叠并具有第一阈值电压；以及第二场效应晶体管，位于该衬底结构的该第二区域中，该第二场效应晶体管包括该变化栅极结构的该第二栅极堆叠并具有第二阈值电压，其中，该第一阈值电压不同于该第二阈值电压。

【技术特征摘要】
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【专利技术属性】
技术研发人员：M·乔希，M·埃勒，R·J·卡特，S·B·萨玛瓦丹姆，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY