一种3D集成电路结构及其制造方法技术

本发明专利技术公开了一种3D集成电路结构及其制造方法，3D集成电路结构包括自下而上堆叠并键合的第一‑第三硅片衬底，第一‑第三硅片衬底分别设有在垂直方向对应的第一‑第三半导体器件，第一硅片衬底的上表面设有露出于第二硅片衬底边缘之外的第一、第二对准标记，第三硅片衬底的下表面设有露出于第二硅片衬底边缘之外并与第二对准标记对应的第三对准标记，可利用现有的工艺设备实现半导体器件之间良好的物理连接和电气连接，提高套刻精度，且无需增加设备投资，从而可实现很好的技术和经济效益。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造
，更具体地，涉及一种3D集成电路结构及其制造方法。
技术介绍
3D集成电路(3D IC)包括半导体器件，其具有2层或者是更多层集成的有源电子元件(如垂直堆叠和连接)以形成集成电路。目前，各种形式的3D IC技术已得到普遍应用和发展，包括管芯-管芯堆叠，管芯-晶片堆叠和晶片-晶片堆叠等多种形式。在3D IC中，电子元件设置于2个或者是多个衬底上，并进行封装以形成单个的集成电路。在切成单个管芯之后或者处于晶片的形式的时候，电子元件被排列和连接在一起。电子元件之间进行垂直连接，如通过采用穿透的硅通孔技术。然后堆叠的管芯可以被封装，这样输入输出端口可以给3D IC提供连接。3D IC技术期望可以在更小的面积内以增长的速度允许提供更多的功能。然而，3D IC技术也面临挑战。每个电子元件或者是器件本身复杂的设计特性，堆叠管芯的相互作用引起了更大的设计难题，这些难题还没有被解决。同时，堆叠的管芯之间的物理连接和电气连接都必须精确并且稳定。针对上述问题，通常的解决办法就是购买专用的设备或者是进行机台改造，从而实现对准精确。但是，半导体设备的投资大而且周期较长，对于半导体的制造和研发都存在不利的影响。
技术实现思路
本专利技术的目的在于克服现有技术存在的上述缺陷，提供一种3D集成电路结构及其制造方法，可利用现有的工艺设备实现半导体器件之间良好的物
理连接和电气连接，提高套刻精度。为实现上述目的，本专利技术的技术方案如下：一种3D集成电路结构，包括自下而上堆叠并键合的第一-第三硅片衬底，所述第一-第三硅片衬底分别设有在垂直方向对应的第一-第三半导体器件，所述第一硅片衬底的上表面设有露出于第二硅片衬底边缘之外的第一、第二对准标记，所述第三硅片衬底的下表面设有露出于第二硅片衬底边缘之外并与第二对准标记对应的第三对准标记；其中，所述第一、第二半导体器件之间形成物理连接或电气连接，所述第二、第三半导体器件之间形成电气连接。优选地，所述第一硅片衬底的上表面具有氧化层，所述第一半导体器件位于所述第一硅片衬底的上表面，所述第二半导体器件位于所述第二硅片衬底的上表面，所述第三半导体器件位于所述第三硅片衬底的下表面。优选地，所述第二硅片衬底的尺寸小于第一、第三硅片衬底，以使第一-第三对准标记露出。优选地，所述第一对准标记作为第二、第一硅片衬底之间的光刻工艺对准标记，所述第二、第三对准标记作为第二、第三硅片衬底之间的键合工艺对准标记。优选地，所述第一-第三半导体器件面积之间的关系为：第一半导体器件面积≥第二半导体器件面积≥第三半导体器件面积。一种上述的3D集成电路结构的制造方法，包括：步骤一：在第一硅片衬底上表面形成第一半导体器件，并在第一硅片衬底上表面边缘位置形成第一、第二对准标记；步骤二：在第一硅片衬底上表面生长一氧化层；步骤三：将第二硅片衬底与第一硅片衬底进行键合，并进行减薄；步骤四：对第二硅片衬底的边缘尺寸进行减小，露出第一、第二对准标记；步骤五：在第二硅片衬底上表面对应第一半导体器件位置形成第二半导体器件；步骤六：在第三硅片衬底上表面对应第二半导体器件位置形成第三半导体器件，并在第三硅片衬底上表面边缘位置形成与第二对准标记对应的第三
对准标记；步骤七：将第三硅片衬底翻转，并使第二、第三对准标记对齐，将第三硅片衬底与第二硅片衬底进行键合，形成最终的3D集成电路和芯片。优选地，步骤三中，采用硅硅键合方式对第二、第一硅片衬底进行键合，并使第一、第二半导体器件之间形成物理连接或电气连接。优选地，步骤七中，采用金属键合方式对第三、第二硅片衬底进行键合，并使第三、第二半导体器件之间形成电气连接。优选地，步骤四中，对第二硅片衬底的边缘尺寸进行减小的方法包括：在第二硅片衬底上涂布一层正性光刻胶，然后采用硅片周边曝光的方式，对第二硅片衬底周边区域的正性光刻胶进行曝光、显影、烘烤，随后采用干法刻蚀的方式，将第二硅片衬底的边缘部分刻蚀去除，刻蚀停止层是第一硅片衬底上表面的氧化层。优选地，所述第三、第二半导体器件表面形成有不同的键合金属。从上述技术方案可以看出，本专利技术通过在将多层硅片衬底进行键合时，合理减小中间硅片衬底的尺寸，并在露出的上、下层硅片衬底表面的对应位置设置对准标记，可以利用现有的工艺设备实现半导体器件之间良好的物理连接和电气连接，提高套刻精度，且无需增加设备投资，从而可实现很好的技术和经济效益。附图说明图1是本专利技术一较佳实施例的一种3D集成电路结构示意图；图2是本专利技术一较佳实施例的一种3D集成电路结构中对准标记位置示意图；图3-图10是本专利技术一较佳实施例的一种3D集成电路结构的制造方法工艺步骤示意图。具体实施方式下面结合附图，对本专利技术的具体实施方式作进一步的详细说明。需要说明的是，在下述的具体实施方式中，在详述本专利技术的实施方式时，为了清楚地表示本专利技术的结构以便于说明，特对附图中的结构不依照一
般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本专利技术的限定来加以理解。在以下本专利技术的具体实施方式中，请参阅图1，图1是本专利技术一较佳实施例的一种3D集成电路结构示意图。如图1所示，本专利技术的一种3D集成电路结构，包括自下而上堆叠并键合的第一-第三硅片衬底100、200、300。所述第一-第三硅片衬底分别设有第一-第三半导体器件101、201、301，并且，第一-第三半导体器件在垂直方向上保持位置对应。第一-第三半导体器件面积之间的关系可以按照：第一半导体器件面积≥第二半导体器件面积≥第三半导体器件面积来设置。请参阅图1。在第一硅片衬底100的上表面靠近边缘位置设有第一、第二对准标记102、103，其数量可以是若干个。为了使第一-第二对准标记能够露出于第二硅片衬底200之外，以便发挥其对准作用，因此，将第二硅片衬底的尺寸设计为小于第一、第三硅片衬底的尺寸。这样，第一-第二对准标记就可以露出于第二硅片衬底边缘之外。同时，在第三硅片衬底300的下表面也设有露出于第二硅片衬底边缘之外、并与第二对准标记103对应的第三对准标记302。其中，所述第一对准标记102作为第二、第一硅片衬底200、100之间的光刻工艺对准标记，所述第二、第三对准标记103、302作为第二、第三硅片衬底200、300之间的键合工艺对准标记。请参阅图2，图2是本专利技术一较佳实施例的一种3D集成电路结构中对准标记位置示意图。如图2所示，其例举的硅片衬底100、200为圆形，光刻工艺对准标记(即第一对准标记)102的位置可按照有一定的规律进行排布：即在图示的水平方向上呈左右对称分布，而在其它方向上则可呈非对称或无序分布。第二对准标记103为第三硅片衬底和第二硅片衬底在键合工艺中用到的对准标记，其典型放置方法是在图示的水平方向上呈左右对称分布，并位于光刻工艺对准标记102一侧。设于第三硅片衬底下表面的第三对准标记302位置和第一硅片衬底上表面的第二对准标记103垂直位置相同，但图形是反向的关系。例如，可将第二对准标记103设计为凸点形式，将第三对准标记302设计为凹点形式，以便于键合时确认对准位置。请继续参阅图1。在第一硅片衬底与第二硅片衬底之间还设有氧化层104，例如，氧化层104可以生长在所述第一硅片衬底1本文档来自技高网...

【技术保护点】
一种3D集成电路结构，其特征在于，包括自下而上堆叠并键合的第一‑第三硅片衬底，所述第一‑第三硅片衬底分别设有在垂直方向对应的第一‑第三半导体器件，所述第一硅片衬底的上表面设有露出于第二硅片衬底边缘之外的第一、第二对准标记，所述第三硅片衬底的下表面设有露出于第二硅片衬底边缘之外并与第二对准标记对应的第三对准标记；其中，所述第一、第二半导体器件之间形成物理连接或电气连接，所述第二、第三半导体器件之间形成电气连接。

【技术特征摘要】
1.一种3D集成电路结构，其特征在于，包括自下而上堆叠并键合的第一-第三硅片衬底，所述第一-第三硅片衬底分别设有在垂直方向对应的第一-第三半导体器件，所述第一硅片衬底的上表面设有露出于第二硅片衬底边缘之外的第一、第二对准标记，所述第三硅片衬底的下表面设有露出于第二硅片衬底边缘之外并与第二对准标记对应的第三对准标记；其中，所述第一、第二半导体器件之间形成物理连接或电气连接，所述第二、第三半导体器件之间形成电气连接。2.根据权利要求1所述的3D集成电路结构，其特征在于，所述第一硅片衬底的上表面具有氧化层，所述第一半导体器件位于所述第一硅片衬底的上表面，所述第二半导体器件位于所述第二硅片衬底的上表面，所述第三半导体器件位于所述第三硅片衬底的下表面。3.根据权利要求1所述的3D集成电路结构，其特征在于，所述第二硅片衬底的尺寸小于第一、第三硅片衬底，以使第一-第三对准标记露出。4.根据权利要求1或3所述的3D集成电路结构，其特征在于，所述第一对准标记作为第二、第一硅片衬底之间的光刻工艺对准标记，所述第二、第三对准标记作为第二、第三硅片衬底之间的键合工艺对准标记。5.根据权利要求1所述的3D集成电路结构，其特征在于，所述第一-第三半导体器件面积之间的关系为：第一半导体器件面积≥第二半导体器件面积≥第三半导体器件面积。6.一种如权利要求1所述的3D集成电路结构的制造方法，其特征在于，包括：步骤一：在第一硅片衬底上表面形成第一半导体器件，并在第一硅片衬底上表面边缘位置形成第一、第二对准标记；...

【专利技术属性】
技术研发人员：孟鸿林，魏芳，朱骏，吕煜坤，张旭升，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31