本发明专利技术公开了一种集成电路、多层装置的结构及其制造方法。该多层装置的结构包括：一基板；N个梯级，位于该基板上，这些梯级自该基板在一第一水平的一表面，延伸到该基板在一第二水平的一表面，其中N为大于或等于1的整数；有源层与绝缘层交错的一叠层，该叠层位于该基板上，该叠层包括多个次叠层，这些次叠层与该N个梯级对应设置以分别形成接触区域，这些接触区域位于设置在一共享水平的这些次叠层；以及多个导体，位于这些接触区域，且这些导体分别连接至各该次叠层的这些有源层的降落区域。
【技术实现步骤摘要】
本专利技术关于用于多层集成电路中的层间连接器及其类似物，包括高密度的三维(three-dimens1nal, 3D)存储器装置,尤其是一种。
技术介绍
制造高密度存储器装置时，集成电路每单位面积的数据量可为一关键因子。因此，随着存储器设备的临界尺寸接近光刻(lithographic)技术的限制,为实现更大的储存密度以及更低的每位成本，叠层多阶或多层存储单元的技术已经被提出。例如，Lai,et al.“A Mult1-Layer Stackable Thin-Fihn Transistor (TFT)NAND-Type Flash Memory,，，IEEE Int，I Electron Devices Meeting,11-13 Dec.2006 ;以及 Jung et al.,“Three Dimens1nally Stacked NAND Flash Memory Technology UsingStacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNode,” IEEE Int，I Electron Devices Meeting, ll_13Dec.2006.,上述两篇文献提及应用在电荷捕捉存储器中的薄膜晶体管技术。此外，在Johnson et al.,“512_Mb PROM With a Three-Dimens1nal Array ofD1de/Ant1-fuse Memory Cells,”IEEE J.0f Solid-State Circuits, Vol.38, N0.11,Nov.2003.此篇文献中已揭露将交叉点阵列技术应用于反熔丝存储器中。另外亦可参照美国专利案 U.S.Patent N0.7, 081, 377 to Cleeves entitled “Three-Dimens1nalMemory.”的内容。另一种在电荷捕捉存储器技术中提供垂直与非门(NAND)单元的结构，叙述在“Novel 3-D Structure for Ultra-High Density Flash Memory with VRAT andPIPE,，，by Kim et al.,2008 Symposium on VLSI Technology Digest of TechnicalPapers ；，，17_19June2008 ；pagesl22-123.此篇文献中。在三维(three-dimens1nal, 3D)叠层存储器装置中，用以稱接存储单元的底层至译码电路及其类似物的导电内连接器穿过顶层。使用内连接器的成本随着光刻步骤的数量而增加。Tanaka etCost Scalable Technology with Punch and PlugProcess for Ultra High Density Flash Memory,，，2007Symposium on VLSI TechnologyDigest of Technical Papers ; 12_14June2007 ;pagesl4_15是叙述其中一种减少光刻步骤的方法。相关技术正在开发，以减少在每个接触层确立接点所需的光刻掩模数。举例来说，U.S.Patent N0.8，598，023 以及 U.S.Patent N0.8，383，512 揭露了何者可被称为二元总和系统，其中二元总和系统用于形成层间连接器，层间链接器延伸至有源层与绝缘层交错的叠层内的导电层。详细内容可参考此两件专利，在此段落不再覆述。此外，三元和四元总和工艺也在发展当中。在一个二元总和系统刻蚀工艺中，可使用M个刻蚀掩模建立至2M个有源层的层间连接器。此外，在其他例子中，M个刻蚀掩模可以用来建立至匪个导电层的层间连接器，N为大于或等于3的整数。因此，当N等于3时，形成连接到在27个导电层上降落区域的层间连接器，只需要3个刻蚀掩模。这是透过刻蚀，微调(trimming)刻蚀掩模，接着再使用微调后的刻蚀掩模完成。N的选择表示各刻蚀掩模微调的次数，N = 3时有I个微调步骤，N =4时有2个微调步骤，依此类推。因此，有一个初始的刻蚀步骤，微调步骤，每一个微调步骤后再有一个刻蚀步骤。N = 3时，上述工艺可称为三元系统。例如，四元系统中，N = 4表示2个微调步骤，3个掩模(M = 3)可用于在43个或64个导电层上的降落区域建立层间连接器，而4个掩模(M = 4)可用于在44个或256个导电层上的降落区域建立层间连接器。也可使用其他能形成其所需层间连接器的工艺。然而，层数增加时可能产生限制，即使使用二元系统刻蚀，刻蚀步骤仍会增加，且所需通孔的深度亦增加。当深度更大时，每个层间连接器的布局面积会增加，产生工艺控制的问题。因此，希望提供一种技术，能够提高多层集成电路内(例如是三维存储器)层间连接器的可靠度与制造成本。
技术实现思路
—种多层装置上阶梯状次叠层层间连接器结构，包括从第一水平的基板表面至第二水平的基板表面的N个梯级。有源层叠层与基板上的绝缘层交错，包括多个次叠层对应设置在N个梯级，以分别形成多个接触区域，次叠层设置在共同水平上。层间连接器通过接触区域内的导体形成，导体连接到各个次叠层内有源层的降落区域。层间连接器的最大深度等于或小于其中一个次叠层的厚度。包括阶梯状次叠层层间连接器结构的三维集成电路和存储器装置描述于后。另夕卜，形成阶梯状次叠层层间连接器的制造方法亦描述于后。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下:【附图说明】图1绘示一个三维垂直栅极与非门闪存装置的透视图。图2绘示另一种三维垂直通道与非门闪存装置的透视图。图3为一个三维存储器的简化剖面图，其中存储器结构形成在半导体基板的凹坑中。图4至图31绘示可用于形成阶梯状次叠层层间连接结构的工艺的各个阶段。【符号说明】102B、103B、104B、105B、112A、113A、114A、115A:位线接触垫102、103、104、105、112、113、114、115:半导体线109、119: SSL 栅极结构125-1 ?125-N:字线126、127:接地选择线 GSL128:源极线201:集成电路基板210:叠层220:半导体主件230、250、261、262:连接元件263:接触垫240:半导体元件260:参考导体270:参考选择开关271、272、273:层间连接器280:交叉处300:三维存储器装置312:存储单元区域314:垂直接触区域318:外围区域330:基板400:绝缘材料层401、410:上表面402、402’、402”、425、425’、425”:掩模层403、406、406，、426、428:线404:侧表面405:底面407.0、407.1:级高408:表面420.0,420.7,421.0,421.7,422.0,422.7、440、441、460、461:层420.0,420.2,420.4,420.6,421.0,421.2,421.4,421.6,422.0,422.2,422.4、422.6:有源层4本文档来自技高网...
【技术保护点】
一种多层装置的结构，包括：一基板；N个梯级，位于该基板上，这些梯级自该基板在一第一水平的一表面，延伸到该基板在一第二水平的一表面，其中N为大于或等于1的整数；有源层与绝缘层交错的一叠层，该叠层位于该基板上，该叠层包括多个次叠层，这些次叠层与该N个梯级对应设置以分别形成接触区域，这些接触区域位于设置在一共享水平的这些次叠层；以及多个导体，位于这些接触区域，且这些导体分别连接至各该次叠层的这些有源层的降落区域。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：陈士弘，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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