一种浅沟槽隔离结构的制作方法和浅沟槽隔离结构技术

本发明专利技术公开了一种浅沟槽隔离结构的制作方法和浅沟槽隔离结构，该方法包括：a）提供半导体衬底，在所述半导体衬底中形成沟槽；b）在所述沟槽的下部填充高深宽比氧化物层；c）在所述沟槽的上部填充高密度等离子体氧化物层，以形成浅沟槽隔离结构。本发明专利技术提供的方法通过在沟槽的下部填充高深宽比氧化物而在沟槽的上部填充高密度等离子体氧化物，一方面，由于高密度等离子体氧化物中OH悬挂键的浓度较低，因此可以避免在沟槽的上部区域氧化有源区；另一方面，由于高深宽比氧化物和高密度等离子体氧化物的应力类型相反，因此两者结合能够相互抵消部分应力，进而避免改变沟道的应力，并最小化器件与器件之间的性能差异。

【技术实现步骤摘要】
一种浅沟槽隔离结构的制作方法和浅沟槽隔离结构
本专利技术涉及半导体制造工艺，尤其涉及一种浅沟槽隔离(STI)结构的制作方法和浅沟槽隔离结构。
技术介绍
浅沟槽隔离结构是半导体工艺中最常用的隔离结构之一。图1A-1D示出了采用传统工艺制作浅沟槽隔离结构过程中各步骤所获得的器件的剖视图。首先，如图1A所示，提供半导体衬底100，在半导体衬底100上依次形成氧化物层101和掩膜层102。在掩膜层102上形成具有图案的光刻胶层103，光刻胶层103中包含的图案用于形成浅沟槽隔离结构。如图1B所示，以光刻胶层103为掩膜依次对掩膜层102、氧化物层101和半导体衬底100进行刻蚀，以在半导体衬底100中形成沟槽104。如图1C所示，在沟槽104表面形成较薄的衬垫氧化物层105。如图1D所示，在沟槽104中填满STI氧化物。然后去除半导体衬底100表面以外的材料层即可形成浅沟槽隔离结构。随着器件关键尺寸的不断缩短，刻蚀形成的沟槽的深宽比(AR)不断增大，高深宽比氧化物(HARP)由于其具有较高的保形沉积(conformal deposition)特性和在热处理过程中能够防止等离子体侵袭衬底而被广泛地用作浅沟槽隔离结构的填充材料。但是HARP层中具有大量的OH悬挂键，这些OH悬挂键在后续的退火工艺中会在浅沟槽隔离结构的顶部区域向有源区扩散并氧化有源区，并且还会影响界面层。此外，HARP层的张应力还会引起沟道应力改变，尤其是对NMOS器件，这将导致器件与器件之间存在性能差异。因此，目前急需一种浅沟槽隔离结构的制作方法和浅沟槽隔离结构，以解决现有技术中存在的上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了一种浅沟槽隔离结构的制作方法，包括:a)提供半导体衬底，在所述半导体衬底中形成沟槽；b)在所述沟槽的下部填充高深宽比氧化物层；c)在所述沟槽的上部填充高密度等离子体氧化物层，以形成浅沟槽隔离结构。优选地，所述a)步骤中提供的所述半导体衬底的表面形成有有源区覆盖层。优选地，所述有源区覆盖层的材料为氮化物。优选地，所述方法在所述c)步骤之后还包括去除所述有源区覆盖层的步骤。优选地，所述沟槽的底部和侧壁上形成有第一衬垫氧化物层。优选地，在所述b)步骤之后还包括在所述沟槽的上部的侧壁上形成第二衬垫氧化物层，以补偿所述b)步骤中消耗的所述第一衬垫氧化物层。优选地，所述b)步骤包括:在所述半导体衬底上和所述沟槽内形成高深宽比氧化物材料层；以及回蚀去除所述半导体衬底上和所述沟槽的上部的高深宽比氧化物材料层，以形成所述高深宽比氧化物层。优选地，去除所述半导体衬底上和所述沟槽的上部的高深宽比氧化物材料层包括:执行平坦化工艺，至去除所述沟槽以外的所述高深宽比氧化物材料层；采用湿法刻蚀去除所述沟槽的上部的所述高深宽比氧化物材料层；以及采用SiCoNi工艺对剩余的所述高深宽比氧化物材料层的表面进行修整，以形成所述高深宽比氧化物层。优选地，所述SiCoNi工艺包括:采用NF3和NH3进行干法刻蚀；执行原位退火。本专利技术还提供一种浅沟槽隔离结构，其特征在于，所述浅沟槽隔离结构是采用如上所述的方法制成的。综上所述，本专利技术提供的方法通过在沟槽的下部填充高深宽比氧化物而在沟槽的上部填充高密度等离子体氧化物，一方面，由于高密度等离子体氧化物中OH悬挂键的浓度较低，因此可以避免在沟槽的上部区域氧化有源区；另一方面，由于高深宽比氧化物和高密度等离子体氧化物的应力类型相反，因此两者结合能够相互抵消部分应力，进而避免改变沟道的应力，并最小化器件与器件之间的性能差异。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1A-1D示出了采用传统工艺制作浅沟槽隔离结构过程中各步骤所获得的器件的剖视图；图2为根据本专利技术一个实施方式制作浅沟槽隔离结构的工艺流程图；图3A-3H为根据本专利技术一个实施方式制作浅沟槽隔离结构过程中各步骤所获得的器件的剖视图。【具体实施方式】接下来，将结合附图更加完整地描述本专利技术，附图中示出了本专利技术的实施例。但是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。图2示出了根据本专利技术一个实施方式制作半导体器件工艺流程图，图3A-3H示出了根据本专利技术一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。下面将结合图2和图3A-3H来详细说明本专利技术的制作方法。执行步骤201，提供半导体衬底，在所述半导体衬底中形成沟槽。如图3A所示，提供半导体衬底300。半导体衬底300可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。虽然在此描述了可以形成半导体衬底100的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本专利技术的精神和范围。此外，半导体衬底300可以被划分有源区，和/或半导体衬底300中还可以形成有掺杂阱(未示出)等等。半导体衬底300中形成有用于形成浅沟槽隔离结构的沟槽302。沟槽302的方法有多种，本文仅提供一种优选方式作为参考。首先，在完整的半导体衬底上形成掩膜层，并在掩膜层上可以形成具有图案的光刻胶层，然后以光刻胶层为掩膜进行刻蚀，即可以得到图3A中所述的沟槽302。优选地，在图3A所示的半导体衬底300的表面形成有有源区覆盖层301，该有源区覆盖层301可以保护半导体衬底300中的有源区后后续工艺中不受损伤。优选地，有源区覆盖层301的材料可以为氧化物和氮化物，以与后续工艺形成的材料具有较高的刻蚀选择t匕。通常情况下覆盖层301的材料还可以为氧化硅和氮化硅的叠加。优选地，在沟槽302的底部和侧壁上形成有第一衬垫氧化物层(未示出)。该第一衬垫氧化物层可以是采用热氧化法或沉积法(例如化学气相沉积法、物理气相沉积法等)形成。第一衬垫氧化物层的厚度可以为50-150埃。第一衬垫氧化物层可以改善半导体衬底300与随后填充的STI氧化物层的界面特性。执行步骤202，在沟槽的下部填充高深宽比氧化物层。`根据本专利技术一个优选实施方式，在沟槽的下部填充高深宽比氧化物层的方法包括以下步骤:首先，如图3Β所示，在半导体衬底300上和沟槽302内形成高深宽比氧化本文档来自技高网...

【技术保护点】
一种浅沟槽隔离结构的制作方法，其特征在于，包括：a）提供半导体衬底，在所述半导体衬底中形成沟槽；b）在所述沟槽的下部填充高深宽比氧化物层；c）在所述沟槽的上部填充高密度等离子体氧化物层，以形成浅沟槽隔离结构。

【技术特征摘要】
1.一种浅沟槽隔离结构的制作方法，其特征在于，包括: a)提供半导体衬底，在所述半导体衬底中形成沟槽； b)在所述沟槽的下部填充高深宽比氧化物层； c)在所述沟槽的上部填充高密度等离子体氧化物层，以形成浅沟槽隔离结构。2.如权利要求1所述的方法，其特征在于，所述a)步骤中提供的所述半导体衬底的表面形成有有源区覆盖层。3.如权利要求2所述的方法，其特征在于，所述有源区覆盖层的材料为氮化物。4.如权利要求2所述的方法，其特征在于，所述方法在所述c)步骤之后还包括去除所述有源区覆盖层的步骤。5.如权利要求1所述的方法，其特征在于，所述沟槽的底部和侧壁上形成有第一衬垫氧化物层。6.如权利要求5所述的方法，其特征在于，在所述b)步骤之后还包括在所述沟槽的上部的侧壁上形成第二衬垫氧化物层，以补偿所述b)步骤中消耗的所述第一衬垫氧化物层。7.如权利要求1所...

【专利技术属性】
技术研发人员：邓浩，向阳辉，张彬，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：