非易失性存储器件及其操作方法和制造方法技术

本发明专利技术公开了一种非易失性存储器件及其操作方法和制造方法。所述非易失性存储器件包括：衬底，所述衬底包括由P型半导体构成的多个有源区；第一垂直存储串和第二垂直存储串，所述第一垂直存储串和第二垂直存储串被设置在每个有源区之上，其中，所述第一存储串和所述第二存储串每个都包括从衬底垂直延伸的沟道，多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着沟道布置；以及底栅，所述底栅插入在最下面的存储器单元与衬底之间，通过插入在底栅与沟道之间的第一栅电介质层与沟道接触，以及控制第一垂直存储串与第二垂直存储串的连接。

【技术实现步骤摘要】
非易失性存储器件及其操作方法和制造方法相关申请的交叉引用本申请要求2012年2月20日提交的申请号为10-2012-0016986的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种非易失性存储器件及其操作方法和制造方法，更具体而言，涉及一种包括从衬底垂直层叠的多个存储器单元的非易失性存储器件及其操作方法和制造方法。
技术介绍
非易失性存储器件是一种即使电源中断时也保留储存的数据的存储器件。目前广泛地使用各种非易失性存储器件，例如NAND型快闪存储器等。近来，由于存储器单元以单层形成在硅衬底上的二维非易失性存储器件的集成度的改善达到极限，因此在本领域提出了多个存储器单元从硅衬底垂直层叠的三维非易失性存储器件。参见在2009年6月16至18日公开的，标题为“具有16个层叠的层的管形BiCS快闪存储器和用于超高密度储存器件的多电平单元操作”，VLSI技术，2009论文集，ISBN978-4-86348-009-4,136页-137页的论文，提出了具有PBiCS结构的快闪存储器。在这种结构中，不同于另一种现有的包括分别设置在层叠的存储器单元之上和之下的位线和源极线的三维非易失性存储器件，位线和源极线都位于层叠的存储器单元之上。因此，由于仅需要一层选择栅，所以在集成度方面具有优势，并且由于可以形成金属源极线，源极线的电阻减小。然而，因为在管形的BiCS（Pipe-shapedBiCS，PBiCS）结构中，沟道与衬底的本体分开，所以如在现有技术中的通过施加高电压到衬底的本体来注入空穴到存储器单元的浮栅中的F-N隧穿类型的擦除操作变得不可能。替代地，采用将由施加高电压到选择栅时流动的GIDL（gateinduceddrainleakage，栅致漏极泄漏）电流产生的空穴注入沟道的方式，来擦除数据。然而，这种利用GIDL电流的擦除方案难以控制。擦除操作效率变差。此外，参见在同一日期公开的，标题为“利用用于超高密度NAND快闪存储器的TCAT（TerabitCellArrayTransistor，万亿比特单元阵列晶体管）技术的垂直单元阵列”，VLSI技术，2009论文集，ISBN978-4-86348-009-4，192页-193页的论文，提出了具有TCAT结构的快闪存储器。在这种结构中，由于沟道与衬底的本体直接接触，所以如现有技术中的数据擦除是可以的。此外，因为通过去除牺牲层和在缝隙结构中填充钨来形成字线，所以在减小字线电阻方面具有优势。然而，在TCAT结构中，由于通过经由窄的缝隙执行离子注入工艺，来在衬底中形成源极线，所以会明显地增加源极线的电阻。因此，在本领域中需要一种具有能解决这些问题的新的结构的三维非易失性存储器件。
技术实现思路
本专利技术的实施例涉及一种包括垂直层叠的存储器单元的非易失性存储器件及其制造方法，所述非易失性存储器单元可以容易且有效地执行擦除操作、减小源极线的电阻以及增加集成度。根据本专利技术的一个实施例，一种非易失性存储器件包括：衬底，所述衬底包括由P型半导体构成的多个有源区；第一垂直存储串和第二垂直存储串，所述第一垂直存储串和第二垂直存储串被设置在每个有源区之上，其中，第一存储串和第二存储串每个都包括从衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着沟道布置；以及底栅，所述底栅被插入在最下面的存储器单元与衬底之间，所述底栅利用插入在所述底栅与所述沟道之间的第一栅电介质层而与所述沟道接触，以及所述底栅控制第一垂直存储串与第二垂直存储串的连接。根据本专利技术的另一个实施例，一种非易失性存储器件包括：衬底，所述衬底包括由P型半导体构成的多个有源区；以及第一垂直存储串和第二垂直存储串，所述第一垂直存储串和第二垂直存储串被设置在每个有源区之上，其中，第一存储串和第二存储串每个都包括从衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着沟道布置；以及其中，在所述多个存储器单元之中的最下面的存储器单元的字线控制第一垂直存储串与第二垂直存储串的连接。根据本专利技术的另一个实施例，一种非易失性存储器件包括：衬底，所述衬底包括由P型半导体构成的多个有源区；第一垂直存储串和第二垂直存储串，所述第一垂直存储串和第二垂直存储串被设置在每个有源区之上，其中，第一存储串和第二存储串每个都包括从衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着沟道布置；以及N型杂质区，所述N型杂质区被形成在有源区中以被设置在第一垂直存储串的沟道与第二垂直存储串的沟道之间，并且将第一垂直存储串与第二垂直存储串连接。根据本专利技术的另一个实施例，一种非易失性存储器件的操作方法包括以下步骤：在读取操作或编程操作中施加通过电压到底栅，以在有源区中形成反型区，由此将第一垂直存储串与第二垂直存储串彼此连接；以及在擦除操作中施加擦除电压到有源区。根据本专利技术的另一个实施例，一种非易失性存储器件的操作方法包括以下步骤：在读取操作或编程操作中施加通过电压到最下面的存储器单元的字线，以在有源区中形成反型区，由此将第一垂直存储串与第二垂直存储串彼此连接；以及在擦除操作中施加擦除电压到有源区。根据本专利技术的另一个实施例，一种非易失性存储器件的操作方法包括：在擦除操作中施加擦除电压到有源区。根据本专利技术的另一个实施例，一种非易失性存储器件的制造方法包括以下步骤：通过选择性地刻蚀P型半导体层或P型半导体衬底来形成限定出多个有源区的沟槽；形成填充在沟槽中的隔离层；以及形成设置在每个有源区之上的第一垂直存储串和第二垂直存储串，其中，第一存储串和第二存储串每个都包括从衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着沟道布置。附图说明图1和图2是分别示出根据本专利技术的第一实施例的非易失性存储器件的立体图和电路图。图3A至图10是解释制造图1和图2所示的器件的方法的一个实施例的示图。图11至图13是解释制造图1和图2所示的器件的方法的另一个实施例的示图。图14A至图16是解释根据本专利技术的第二实施例的非易失性存储器件及其制造方法的示图。图17和图18是解释根据本专利技术的第三实施例的非易失性存储器件及其制造方法和操作方法的示图。图19是解释根据本专利技术的第四实施例的非易失性存储器件及其制造方法和操作方法的示图。图20是解释根据本专利技术的第五实施例的非易失性存储器件及其制造方法和操作方法的示图。图21是解释根据本专利技术的第六实施例的非易失性存储器件及其制造方法和操作方法的示图。图22是解释根据本专利技术的第七实施例的非易失性存储器件及其制造方法和操作方法的示图。具体实施方式下面将参照附图更详细地描述本专利技术的示例性实施例。但是，本专利技术可以用不同的方式实施，而不应解释为限定为本文所提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本专利技术的范围。在说明书中，相同的附图标记在本专利技术的不同附图与实施例中表示相似的部分。附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：衬底，所述衬底包括由P型半导体构成的多个有源区；第一垂直存储串和第二垂直存储串，所述第一垂直存储串和所述第二垂直存储串被设置在每个有源区之上，其中，所述第一垂直存储串和第二垂直存储串每个都包括从所述衬底垂直延伸的沟道，多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着所述沟道布置；以及底栅，所述底栅插入在最下面的存储器单元与衬底之间，所述底栅通过插入在所述底栅与所述沟道之间的第一栅电介质层与所述沟道接触，以及所述底栅控制所述第一垂直存储串与所述第二垂直存储串的连接。

【技术特征摘要】
2012.02.20 KR 10-2012-00169861.一种非易失性存储器件，包括：衬底，所述衬底包括由P型半导体构成的多个有源区；第一垂直存储串和第二垂直存储串，所述第一垂直存储串和所述第二垂直存储串被设置在每个有源区之上，其中，所述第一垂直存储串和第二垂直存储串每个都包括从所述衬底垂直延伸的沟道，多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着所述沟道布置；底栅，所述底栅插入在最下面的存储器单元与衬底之间，所述底栅通过插入在所述底栅与所述沟道之间的第一栅电介质层与所述沟道接触，以及所述底栅控制所述第一垂直存储串与所述第二垂直存储串的连接；位线，所述位线与所述第一垂直存储串的沟道的上端部连接；以及源极线，所述源极线与所述第二垂直存储串的沟道的上端部连接。2.如权利要求1所述的非易失性存储器件，其中，所述底栅以在所述有源区中形成反型区的方式，来将所述第一垂直存储串与所述第二垂直存储串彼此连接。3.如权利要求1所述的非易失性存储器件，其中，所述衬底由P型半导体构成，并且所述有源区通过形成在所述衬底中的沟槽而被限定在所述衬底中。4.如权利要求1所述的非易失性存储器件，其中，所述衬底包括衬底部分和与所述衬底部分绝缘并且形成在所述衬底部分之上的P型半导体部分，其中，所述有源区通过形成在所述P型半导体部分中的沟槽而被限定在所述P型半导体部分中。5.如权利要求1所述的非易失性存储器件，其中，所述底栅具有针对各个存储块而划分的板形状。6.如权利要求4所述的非易失性存储器件，其中，所述P型半导体部分和所述底栅中的至少一个具有针对各个存储块而划分的板形状。7.如权利要求2所述的非易失性存储器件，还包括：第二栅电介质层，所述第二栅电介质层插入在所述底栅与所述有源区之间，并且具有形成所述反型区所需的厚度。8.如权利要求1所述的非易失性存储器件，还包括：N型杂质区，所述N型杂质区被形成在所述有源区中，以被设置在所述第一垂直存储串的沟道与所述第二垂直存储串的沟道之间。9.如权利要求1所述的非易失性存储器件，其中，所述衬底包括未设置所述第一垂直存储串和所述第二垂直存储串的外围电路区，以及其中，所述非易失性存储器件还包括：外围电路栅极，所述外围电路栅极被设置在所述外围电路区的有源区之上，位于与所述底栅的同一层上，以及由与所述底栅相同的物质形成。10.一种操作权利要求1的非易失性存储器件的方法，所述方法包括以下步骤：在读取操作或编程操作中将通过电压施加到底栅，以在有源区中形成反型区，由此将第一垂直存储串与第二垂直存储串彼此连接；以及在擦除操作中将擦除电压施加到所述有源区。11.一种非易失性存储器件，包括：衬底，所述衬底包括由P型半导体构成的多个有源区；以及第一垂直存储串和第二垂直存储串，所述第一垂直存储串和所述第二垂直存储串被设置在每个有源区之上，其中，所述第一垂直存储串和所述第二垂直存储串每个都包括从所述衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和所述选择晶体管沿着所述沟道布置；以及其中，在所述多个存储器单元之中的最下面的存储器单元的字线控制所述第一垂直存储串与所述第二垂直存储串的连接，以及其中，所述沟道与所述有源区直接接触，同时在所述沟道与所述有源区之间存在接口。12.如权...

【专利技术属性】
技术研发人员：吴瑟技，李俊赫，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：