半导体器件及其制造方法技术

本发明专利技术是半导体器件及其制造方法。半导体器件，包括：垂直沟道层；管道沟道层，被配置成连接所述垂直沟道层的下端部；以及管道栅，围绕所述管道沟道层且包括第一区域和剩余的第二区域，所述第一区域与管道沟道层接触并包括第一类型杂质，所述剩余的第二区域包括与所述第一类型杂质不同的第二类型杂质。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件和制造该半导体器件的方法，更具体而言，涉及一种包括管道栅的三维(3D)非易失性存储器件和制造该三维非易失性存储器件的方法。
技术介绍
非易失性存储器件是即使中断电源也可以保持所存储的数据的存储器件。随着具有在硅衬底上形成单层存储器件的二维结构的存储器件的集成度达到极限，已经提出了在硅衬底上垂直地层叠存储器单元的三维非易失性存储器件。此后，结合附图详细描述现有的三维非易失性存储器件的结构和与该三维非易失性存储器件相关的问题。图1是解释现有的三维非易失性存储器件的结构的透视图。为了描述方便，在附图中省略了层间绝缘层。如图1所示，现有的三维非易失性存储器件包括沟道层CH，所述沟道层CH包括掩埋在管道栅PG中的管道沟道层P_CH和与所述管道沟道层P_CH相连的一对垂直沟道层V_CH。此外，存储器件包括层叠同时围绕垂直沟道层V_CH的字线WL以及层叠在字线WL上的源极选择线SSL和漏极选择线DSL。在第二方向11-11’(第一方向1-1’和第二方向I1-1I’)上相邻的存储串共同连接到一个源级线SL，且在第二方向11-11’上延伸的存储串行中所包括的存储串共同连接到一个位线B`L。在本文中，沟道层CH被存储器层(未示出)围住。存储器层包括隧道绝缘层、电荷陷阱层和电荷阻挡层。此外，管道栅PG由包括N型杂质的多晶硅层形成。然而，由于N型多晶硅层由具有较小功函数的材料形成，在擦除操作中出现了俘获在管道晶体管的栅绝缘层中的电荷，因而可能会出现问题。特别地，由于俘获在栅绝缘层中的电荷俘获层的电荷，管道晶体管的阈值电压增加，由此降低了单元电流，因而造成存储器件的特性的恶化。
技术实现思路
努力制作了本专利技术以提供一种适用于提高管道晶体管的单元电流的。本专利技术的一个示例实施例提供了一种半导体器件，包括:垂直沟道层；管道沟道层，被配置成连接所述垂直沟道层的下端部；以及管道栅，围绕所述管道沟道层且包括第一区域和剩余的第二区域，所述第一区域与管道沟道层接触并包括第一类型杂质，所述剩余的第二区域包括与所述第一类型杂质不同的第二类型杂质。本专利技术的另一个示例实施例提供了一种制造半导体器件的方法，包括:形成管道栅，所述管道栅包括填充有牺牲层的沟槽且包括第一区域和剩余的第二区域，所述第一区域与所述沟槽接触且包括第一类型杂质，所述剩余的第二区域具有与所述第一类型杂质不同的第二类型杂质；在所述管道栅上交替形成第一材料层和第二材料层；通过刻蚀所述第一材料层和所述第二材料层来形成与所述沟槽连接的沟道孔；去除暴露在所述沟道孔的下表面中的牺牲层；沿着所述沟槽和所述沟道孔的内表面形成存储器层；以及在所述存储器层上形成沟道层。根据本专利技术的示例实施例，半导体器件包括管道栅，所述管道栅包括含有第一类型杂质的第一区域和含有第二类型杂质的第二区域。如上所述，本专利技术包括混合型管道栅，使得可以防止由于在擦除操作中电荷被俘获在管道晶体管的栅绝缘层中而造成阈值电压增加。前述概述只是示例性的，且并未构成任何形式的限制。除了上述的这些示例性的方面、实施例和特征，通过参考附图和以下的详细描述进一步的方面、实施例和特征将变得明显。附图说明图1是示出现有的三维非易失性存储器件的结构的透视图。图2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A和7B是示出根据本专利技术第一实施例的制造半导体器件的方法的横截面图。图8A-8B是示出根据本专利技术第二实施例的半导体存储器件的横截面图。图9是示出包括本专利技术实施例的存储系统的构造的示意图。图10是示出包括 本专利技术实施例的计算系统的构造的示意图。具体实施例方式下面将参照附图更详细地描述本专利技术的示例性实施例。在附图中，为了便于说明，元件的厚度与间隔与实际真实的厚度与间隔相比进行了放大。在以下描述中，可以省略已知的相关功能和构造的详细描述，以避免不必要地模糊本专利技术的主题内容。在说明书和附图中，相同的附图标记表示相同的元件。根据本专利技术示例性实施例的半导体器件包括围绕管道沟道层的管道栅。在本文中，管道栅包括:第一区域，所述第一区域与管道沟道层接触且具有第一类型杂质；以及，第二区域，所述第二区域包括与第一类型杂质不同的第二类型杂质。如上所述，形成了根据区域而具有不同功函数的混合结构中的管道栅PG，使得可以防止阈值电压因为在擦除操作中被俘获在管道晶体管的栅绝缘层中的电荷而造成的阈值电压的增加。图2A至7B是示出根据本专利技术第一实施例的制造半导体器件的方法的过程的横截面图。图2A、3A、4A、5A、6A和7A示出单元区域而图2B、3B、4B、5B、6B和7B示出外围电路区域。如图2A和2B所示，绝缘层21形成在包括单元区(见图2A)和外围电路区(见图2B)的衬底20上。这里，形成在单元区中的绝缘层用作被配置成将衬底20和管道栅PG电隔离的层间绝缘层，形成在外围电路区中的绝缘层用作被配置成将衬底20与栅电极G隔离的栅绝缘层。接着，第一导电层22形成在绝缘层21上。在本文中，对形成在单元区中的第一导电层22进行配置使得形成管道栅PG，对形成在外围电路区中的第一导电层22进行配置使得形成栅电极G。第一导电层22被形成为具有第二类型的杂质。例如，第一导电层22由包括诸如磷(P)和砷(As)的N型杂质的多晶硅层形成。随后，在第一导电层22上形成掩模图案23，所述掩模图案被配置成限定将要形成管道沟道层的沟槽区域。在本文中，形成掩模图案23，使得要形成单元区的沟槽的区域被保留暴露，而包括外围电路区的其余区域则被掩模图案23覆盖。接着，通过利用掩模图案23作为刻蚀阻挡部来刻蚀第一导电层22而形成沟槽。然后，利用留在原位的掩模图案23使用第一类型的杂质来掺杂沟槽的内部，然后，在杂质的掺杂完成之后去除掩模图案23。这里第一类型的杂质与上述的第二类型的杂质不同，当第二类型杂质是N型时，第一类型杂质可以是P型。例如，通过使用离子注入工艺或等离子掺杂工艺可以将诸如硼(B)的P型杂质用作掺杂剂。具体来说，当使用离子注入工艺时，通过旋转注入方法或倾斜注入方法可以利用第一类型的杂质来对沟槽的内壁和下表面进行掺杂。在这种情况下，掩模图案23用作阻挡部，只有沟槽的内表面被第一类型的杂质掺杂，而第一导电层22的顶表面没有被第一类型杂质掺杂。特别地，外围电路区的第一导电层没有被第一类型杂质掺杂。此外，当使用第一类型杂质作为掺杂剂时，第一类型杂质用作掺杂剂且掺杂浓度等于或高于抵消包括在第一导电层22中的第二类型杂质的浓度。通过这种处理，定义了第一区域22A和第二区域22B。第 一区域22A可以接触沟槽，且包括第一类型的杂质。第二区域22B可以包括第二类型的杂质。作为参考，可以在形成掩模图案23之前进一步在第一导电层22上形成电介质层(未示出)。在这种情况下，可以利用掩模图案23作为刻蚀阻挡部通过刻蚀电介质层和衬底来形成沟槽。因而，在去除掩模图案23之后，可以利用电介质层作为阻挡部来掺杂沟槽的内表面。在这种情况下，在掺杂第一类型的杂质之后，可以去除电介质层。如图3A和3B所示，可以在产品的整个表面上形成牺牲层24，使得沟槽被掩埋且之后执行平坦化工艺，直到暴露出第一导电层22的表面。因而，在单元区中形成了第一导电层22，所述第一导电层22包括第一区域22A和剩余的第本文档来自技高网...

【技术保护点】
一种半导体器件，包括：垂直沟道层；管道沟道层，所述管道沟道层被配置成连接所述垂直沟道层的下端部；以及管道栅，所述管道栅围绕所述管道沟道层且包括第一区域和剩余的第二区域，所述第一区域与管道沟道层接触并包括第一类型杂质，所述剩余的第二区域包括与所述第一类型杂质不同的第二类型杂质。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李起洪，皮昇浩，孙玄洙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：