一种半导体结构制造技术

本实用新型专利技术提供了一种半导体结构，包括：衬底(100)，所述衬底（100）包括第一方向和第二方向；栅堆叠，位于所述衬底(100)之上，所述栅堆叠由第一绝缘层（110）和浮栅、第二绝缘层（170）和控制栅（180）从下往上依次堆叠而成；所述浮栅侧面在所述第一方向和第二方向上分别具有两个以上的凹陷；源/漏区(310)，在第二方向位于所述栅堆叠两侧的衬底(100)中。本实用新型专利技术可以降低相邻两列单元间的电容耦合，并且加强控制栅和浮栅之间的电容耦合。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及半导体
，尤其涉及一种半导体结构。
技术介绍
EEPROM (电可擦写可编程只读存储器)是可用户更改的只读存储器(R0M)，其可通过高于普通电压的作用来擦除和重编程(重写)。不像EPROM芯片，EEPROM不需从计算机中取出即可修改。在一个EEPROM中，当计算机在使用的时候是可频繁地重编程的，因此EEPROM的应用越来越广泛。EEPROM采用双层栅(二层多晶硅)结构，即在常规的MOS管的硅栅下面又增加一层多晶硅栅，这层硅栅不和外界相连，完全被绝缘层材料(比如二氧化硅，氮化硅等)和周围隔离，这层硅栅就叫浮栅。浮栅中的电荷可以通过载流子(一般是电子)进出浮栅来改变，在控制栅加电压，衬底中的电子在电压的作用下经过氧化层转移到浮栅中。浮栅中电荷数量将影响MOS管的阈值电压，比如浮栅中有电子的注入时，对于η型MOS管来说，阈值电压被提升。不同的阈值电压对应于不同的存储状态。随着现代技术的发展，人们对存储器容量的要求越来越高，所以存储器密度越来越大，相应的存储单元间的距离就变得越来越小。当此距离小到一定程度时，相邻存储单元间的电容耦合作用的问题就变得突出出来，它会造成相邻存储单元间的阈值电压不稳定或不确定，这严重限制了存储密度的进一步提升，所以亟需找到一个办法来解决这个问题。随着现代技术的发展，人们对存储器容量的要求越来越高，所以存储器密度越来越大，相应的存储单元间的距离就变得越来越小。当此距离小到一定程度时，相邻存储单元间的电容耦合作用的问题就变得突出出来，这严重限制了存储密度的进一步提升，所以亟需找到一个办法来解决这个问 题。
技术实现思路
本技术提供了一种可以解决上述问题的半导体结构及其制造方法。根据本技术的一个方面，提供了一种半导体结构的制造方法，该方法包括以下步骤:a)提供衬底100，所述衬底100包括第一方向和第二方向；b)在所述衬底100上形成栅堆叠，所述栅堆叠依次包括第一绝缘层110和浮栅；c)在所述第一方向对浮栅进行刻蚀，使得所述浮栅的侧壁在第一方向上形成至少两个凹陷；d)在浮栅上淀积形成第二绝缘层170和控制栅180，所述第二绝缘层170和控制栅180在第一方向覆盖所述浮栅的侧面；e)在第二方向上对所述浮栅进行刻蚀，使得所述浮栅的侧壁在第二方向形成至少两个凹陷；f)在堆叠栅两侧形成源/漏区310。根据本技术的另一个方面，还提供了一种半导体结构，包括:衬底100,所述衬底100包括第一方向和第二方向；栅堆叠，位于所述衬底100之上，所述栅堆叠由第一绝缘层110和浮栅、第二绝缘层170和控制栅180从下往上依次堆叠而成；所述浮栅侧面在所述第一方向和第二方向上分别具有两个以上的凹陷；源/漏区310，位于所述栅堆叠在第二方向两侧的衬底100中。其中所述浮栅在第一绝缘层(110)上依次包括第一至第五层材料层。其中，在所述浮栅侧面，所述第二和第四材料层相对于第一、第三和第五材料层形成凹陷，并且所述第四材料层的凹陷深度大于所述第二材料层的凹陷深度。与现有技术相比，本技术在位线方向将浮栅侧壁刻蚀成两个以上的凹陷形状，可以降低单元间的电容耦合，而在字线方向通过用第二绝缘层和控制栅包裹住侧面凸凹形状的浮栅可以加强控制栅和浮栅之间的电容耦合。通过以上方法，可以有效的降低相邻存储单元之间的寄生耦合效应，有利于进一步减小存储单元间距离以及增加电路集成规模。附图说明通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显。图1为根据本技术的实施例的半导体结构制造方法的流程图；图2为至图18为按照图1所示流程制造半导体结构的各个阶段的示意图；其中，图2、图3、图6、图7、图8、图10、图11、图12、图13为字线方向截取的剖面示意图；图16、图17、图18为位线方向截取的剖面示意图；图4、图5、图9、图14、图15为俯视图。具体实施方式下面详细描述本技术的实施例。 所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本技术，而不能解释为对本技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本技术的不同结构。为了简化本技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本技术。此外，本技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。根据本技术的一个方面，提供了一种半导体结构的制造方法，特别是一种存储器件的制造方法。下面，将结合图2至图18通过本技术的一个实施例对图1形成半导体结构的方法进行具体描述。如图1所示，本技术所提供的制造方法包括以下步骤:在步骤SlOl中，提供衬底100，所述衬底100包括字线和位线两个方向，所述字线和位线两个方向通常相互垂直。多条字线在字线方向上连接存储单元阵列，多条位线在位线方向上连接所述存储单元阵列。当选中其中一条字线和位线时，可以读取与所述字线和位线交叉处与被选中字线和位线连接的存储单元。所述存储器件的具体制造方法如下，如图2所示，首先提供衬底100。在本实施例中，所述衬底100为硅衬底，例如硅晶片。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。在其他实施例中，所述衬底100可以包括其他基本半导体，如II1- V族材料，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400 μ m-800 μ m的厚度范围内。我们给所述的衬底100规定字线和位线两个方向，如图4所示，在接下来的叙述中，我们会在这两个方向上对整个制造流程进行详细的叙述。在步骤S102中，在所述衬底100上形成栅堆叠，所述栅堆叠依次包括第一绝缘层110和浮栅。具体的，如图2所示，首先在所述衬底100上淀积一层第一绝缘层110，可选用的淀积方法包括PVD、CVD、ALD、PLD、MOCVD、PEALD、溅射、分子束淀积(MBE)等，或者直接用热氧化的方法在衬底(100)上生长一层氧化物。之后在所述第一绝缘层110上生成浮栅，具体制作方法为在第一绝缘层110上依次淀积形成至少五层材料层，例如包括:第一导电层120、半导体层130、138、导电材料层135和第二导电层140，其中第一导电层120和第二导电层140也可以用半导体材料层代替。如图3所示。所述第一导电层120、导电材料层135和第二导电层140的材料为Poly-S1、T1、Co、N1、Al、W、合金、金属硅化物或其组合；所述半导体层130和138的材料相对于第一导电层120、导电材料层135、第二导电层140具有刻蚀选择性。半导体层130和138例如可以为硅锗，调节硅锗的比例可控制半导体层130和138的刻蚀速率。这是为接下来的刻蚀步骤做准备。所述浮栅层总厚本文档来自技高网...

【技术保护点】
一种半导体结构，包括：?衬底(100)，所述衬底（100）包括第一方向和第二方向；?栅堆叠，位于所述衬底(100)之上，所述栅堆叠由第一绝缘层（110）和浮栅、第二绝缘层（170）和控制栅（180）从下往上依次堆叠而成；?所述浮栅侧面在所述第一方向和第二方向上分别具有两个以上的凹陷；?源/漏区(310)，在第二方向位于所述栅堆叠两侧的衬底(100)中。

【技术特征摘要】

【专利技术属性】
技术研发人员：李迪，
申请(专利权)人：李迪，
类型：实用新型
国别省市：