三维非易失性存储器件及其制造方法以及存储系统技术方案

本发明专利技术公开了一种三维非易失性存储器件及其制造方法以及存储系统。所述三维非易失性存储器件包括：垂直沟道层，所述垂直沟道层从衬底突出；层间绝缘层和存储器单元，所述层间绝缘层和存储器单元沿着垂直沟道层交替地层叠；以及选择晶体管，所述选择晶体管包括平面沟道层和栅绝缘层，平面沟道层中的每个与垂直沟道层中的至少一个接触并与衬底平行，栅绝缘层形成在平面沟道层之上。

【技术实现步骤摘要】
三维非易失性存储器件及其制造方法以及存储系统相关申请的交叉引用本申请要求2011年10月24日提交的申请号为10-2011-0108912的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的实施例涉及一种非易失性存储器件，更具体而言，涉及一种三维（3D）非易失性存储器件及其制造方法，以及包括三维非易失性存储器件的存储系统。
技术介绍
为了增加存储器件的集成度，已经提出了三维结构的存储器件，其中以三维来布置存储器单元。与将存储器单元布置成二维的情况相比，三维结构的存储器件可以有效地利用衬底的面积并改善集成度。具体地，提出了将NAND快闪存储器件（作为非易失性存储器件中的一种而有利于高集成度）的存储器单元的常规布置应用于三维结构中。三维存储器件包括存储串，存储串具有层叠在衬底之上的存储器单元和选择晶体管。存储串的沟道沿着从衬底向上突出的垂直沟道层形成。存储器单元的栅极形成为包围垂直沟道层。相邻的层中的存储器单元的栅极之间形成有层间绝缘层。选择晶体管的栅极形成为包围垂直沟道层。选择晶体管的栅极与存储器单元的栅极间隔开，层间绝缘层插入在选择晶体管的栅极与存储器单元的栅极之间。可以在穿通层间绝缘层和导电层的垂直孔内形成垂直沟道层。层间绝缘层和导电层交替地层叠。导电层用作存储器单元的栅极和选择晶体管的栅极。在形成垂直沟道层之前，在垂直孔的侧壁上形成多层式的层，所述多层式的层包括顺序地层叠的电荷阻挡层、电荷陷阱层以及隧道绝缘层。在这种情况下，当选择晶体管操作时，电荷被捕获在选择晶体管的电荷陷阱层中，因为在选择晶体管的栅极和垂直沟道层之间形成有电荷陷阱层。结果，选择晶体管的阈值电压可能移动。具体地，在三维存储器件中，擦除操作是利用在选择栅侧产生的空穴所引起的栅致漏极泄漏（GIDL）电流来执行的。如果升高供应到选择栅的电压以增加三维存储器件的擦除速度，则选择晶体管的阈值电压更进一步地移动，因为在选择晶体管的电荷陷阱层中捕获的电荷的量增加。此外，垂直沟道层可以具有第一垂直沟道层和第二垂直沟道层的层叠结构。第一垂直沟道层形成在穿通层间绝缘层和导电层的第一垂直孔内而用作存储器单元的栅极。层间绝缘层和导电层交替地层叠。在形成第一垂直沟道层之前，在第一垂直孔的侧壁上形成多层式的层，所述多层式的层包括顺序地层叠的电荷阻挡层、电荷陷阱层以及隧道绝缘层。第二垂直沟道层形成在第二垂直孔内，第一垂直沟道层的上表面通过第二垂直孔暴露出来。第二垂直孔形成为穿通用于选择栅的导电层，所述导电层是在形成第一垂直沟道层之后被额外地沉积的。在形成第二垂直沟道层之前，在第二垂直孔的侧壁上形成栅绝缘层。在这种情况下，可以改善在选择晶体管操作时选择晶体管的阈值电压的移动，因为在选择晶体管的栅极和第二垂直沟道层之间未形成电荷陷阱层。在第二垂直孔的侧壁上形成栅绝缘层的工艺中，将绝缘层沉积在包括第二垂直孔的整个结构上。部分地刻蚀绝缘层以暴露出第一垂直沟道层的上表面。这里，因为第一垂直沟道层被绝缘层的刻蚀工艺破坏，所以可能出现问题。此外，在第二垂直孔内形成第二垂直沟道层的工艺中，将半导体层沉积在包括栅绝缘层的整个结构上。去除第二垂直孔外的半导体层。这里，因为选择晶体管的栅绝缘层被半导体层的刻蚀工艺破坏，所以可能出现问题。如上所述，在已知的三维存储器件中，由于与选择晶体管的阈值电压相关的问题或与选择晶体管的栅绝缘层和沟道中的破坏相关的问题，所以难以保证操作可靠性。
技术实现思路
本公开的一个示例性实施例涉及一种可靠性改善的三维非易失性存储器件及其制造方法，以及一种包括三维非易失性存储器件的存储系统。在一个方面中，一种三维非易失性存储器件包括：多个垂直沟道层，所述多个垂直沟道层从衬底突出；多个层间绝缘层和多个存储器单元，所述多个层间绝缘层和多个存储器单元沿着多个垂直沟道层交替地层叠；以及多个选择晶体管，所述多个选择晶体管包括多个平面沟道层和栅绝缘层，所述多个平面沟道层中的每个与垂直沟道层中的至少一个接触并且平行于衬底，所述栅绝缘层形成在多个平面沟道层之上。在一个方面中，一种存储系统包括上述的三维非易失性存储器件和被配置成控制所述三维非易失性存储器件的存储器控制器。在一个方面中，一种制造三维非易失性存储器件的方法包括以下步骤：沿着从衬底突出的多个垂直沟道层形成多个存储器单元；在形成有多个垂直沟道层和多个存储器单元的整个结构之上层叠平面沟道层、栅绝缘层以及选择栅层；通过将选择栅层图案化来形成选择线；以及通过将杂质注入到位于每个选择线两侧的平面沟道层中来形成结。附图说明图1是根据本公开的第一实施例的三维非易失性存储器件的立体图；图2A至图2M是沿着图1的立体图的线“I-I”截取的截面图，用以描述制造三维非易失性存储器件的方法；图3A和图3B是示出用于各次图案化工艺的平面沟道层的布局图，用以描述将平面沟道层图案化的工艺；图4是根据本公开的第二实施例的三维非易失性存储器件的立体图；图5A至图5C是沿着图4的立体图的线“II-II”截取的截面图，用以描述制造三维非易失性存储器件的方法；图6是说明根据本公开的第三实施例的三维非易失性存储器件及其制造方法的截面图；图7是说明根据本公开的第四实施例的三维非易失性存储器件及其制造方法的截面图；以及图8是根据本公开的一个示例性实施例的存储系统的示意性框图。具体实施方式在下文中，将参照附图详细地描述本公开的一些示例性实施例。提供附图以允许本领域的技术人员理解本公开的实施例的范围。图1是根据本公开的第一实施例的三维非易失性存储器件的立体图。在图1中，出于简化，未示出在缝隙141内形成的层间绝缘层和间隙填充绝缘层。参见图1，根据第一实施例的三维非易失性存储器件包括：位线BL；源极线SL，所述源极线被形成为与位线BL交叉并且与位线BL隔离；存储串ST，所述存储串ST耦接在源极线SL与位线BL之间。沿位线BL延伸的方向布置的一些存储串ST并联耦接到相应的位线BL。沿源极线SL延伸的方向布置的一些存储串ST共同耦接到源极线SL。位线BL是与衬底101隔离并设置在衬底101之上的导电图案。位线BL彼此隔离并被设置成平行。例如，位线BL可以沿XYZ坐标系的X方向延伸。与位线BL和衬底101隔离的源极线SL是设置在位线BL和衬底101之间的导电图案。源极线SL沿与位线BL交叉的方向延伸，并且可以沿例如Y方向延伸。每个存储串ST包括：管道连接晶体管PGtr；一对存储器单元组C1和C2，所述一对存储器单元组C1和C2与管道连接晶体管PGtr的两个端部耦接；以及选择晶体管DST和SST，所述选择晶体管DST和SST与相应的存储器单元组C1和C2耦接。管道连接晶体管PGtr形成在管道栅PG和管道沟道层CH_P的交叉处。管道栅PG包括与衬底101隔离并形成在衬底101之上的第一管道栅PG1。此外，尽管在附图中未示出，但是第一管道栅PG1可以由衬底101形成。在第一管道栅PG1内形成有沟槽。在沟槽的内壁上形成有管道沟道层CH_P。管道栅PG还可以包括与第一管道栅PG1接触并设置在第一管道栅PG1之上的第二管道栅PG2。在进一步形成第二管道栅PG2之后，管道沟道层CH_P还被形成在沟槽之上的第二管道栅PG2的背面，并延伸以穿通沟槽的两个端部之上的第二管道本文档来自技高网...

【技术保护点】
一种三维非易失性存储器件，包括：多个垂直沟道层，所述多个垂直沟道层从衬底突出；多个层间绝缘层和多个存储器单元，所述多个层间绝缘层和所述多个存储器单元沿着所述多个垂直沟道层交替地层叠；以及多个选择晶体管，所述多个选择晶体管包括多个平面沟道层和栅绝缘层，所述多个平面沟道层中的每个与所述垂直沟道层中的至少一个接触并与所述衬底平行，所述栅绝缘层形成在所述多个平面沟道层之上。

【技术特征摘要】
2011.10.24 KR 10-2011-01089121.一种三维非易失性存储器件，包括：多个垂直沟道层，所述多个垂直沟道层从衬底突出；多个层间绝缘层和多个存储器单元，所述多个层间绝缘层和所述多个存储器单元沿着所述多个垂直沟道层交替地层叠；以及多个选择晶体管，所述多个选择晶体管包括多个平面沟道层和栅绝缘层，所述多个平面沟道层中的每个与所述垂直沟道层中的至少一个接触并与所述衬底平行，所述栅绝缘层形成在所述多个平面沟道层之上,其中，所述多个垂直沟道层被所述栅绝缘层和所述多个平面沟道层覆盖。2.如权利要求1所述的三维非易失性存储器件，其中，所述选择晶体管的每个还包括选择线，所述选择线形成在所述栅绝缘层之上并沿一个方向延伸。3.如权利要求2所述的三维非易失性存储器件，还包括间隔件，所述间隔件形成在所述选择线的侧壁上，并被配置成相对于所述层间绝缘层具有刻蚀选择性。4.如权利要求1所述的三维非易失性存储器件，还包括结，所述结形成在所述选择晶体管之间的平面沟道层内。5.如权利要求4所述的三维非易失性存储器件，还包括源极线或位线，所述源极线或所述位线与所述结耦接。6.如权利要求1所述的三维非易失性存储器件，还包括多个子选择线，所述多个子选择线形成在所述多个存储器单元与所述选择晶体管之间、被配置成包围所述多个垂直沟道层、并且沿一个方向平行延伸。7.如权利要求1所述的三维非易失性存储器件，还包括：管道栅，所述管道栅形成在所述多个存储器单元之下，所述层间绝缘层插入在所述管道栅与所述存储器单元之间；以及管道沟道层，所述管道沟道层被填充在所述管道栅内，并且每个被配置成与一对垂直沟道层耦接。8.如权利要求7所述的三维非易失性存储器件，其中，所述平面沟道层与所述多个垂直沟道层之中的彼此相邻并且与相应的管道沟道层耦接的垂直沟道层共同耦接。9.如权利要求1所述的三维非易失性存储器件，其中，所述存储器单元包括：字线，所述字线被配置成包围所述垂直沟道层并设置在所述衬底之上；以及插入在所述垂直沟道层和所述字线之间的电荷阻挡层、电荷陷阱层以及隧道绝缘层。10.如权利要求1所述的三维非易失性存储器件，其中，所述存储器单元包括：隧道绝缘层，所述隧道绝缘层被配置成包围所述垂直沟道层；浮栅，所述浮栅被配置成包围所述隧道绝缘层；字线，所述字线被配置成包围所述垂直沟道层，并与插入在所述存储器单元和所述字线之间的浮栅层叠；以及电荷阻挡层，所述电荷阻挡层插入在所述字线与所述浮栅之间。11.如权利要求1所述的三维非易失性存储器件，还包括：间隙填充绝缘层，所述间隙填充绝缘层填充在所述垂直沟道层内，并且被配置成具有比所述垂直沟道层更低的高度；以及掺杂的多晶硅层，所述掺杂的多晶硅层形成在所述间隙填充绝缘层之上、填充在所述垂直沟道层内、并且被配置成与所述平面沟道层接触。12.一种存储系统，包括：三维非易失性存储器件，所述三维非易失性存储器件被配置成包括：多个垂直沟道层，所述多个垂直沟道层从衬底突出；多个层间绝缘层和多个存储器单元，所述多个层间绝缘层和所述多个存储器单元沿着所述多个垂直沟道层交替地层叠；以及多个选择晶体管，所述多个选择晶体管被配置成包括多个平面沟道层和栅绝缘层，所述多个平面沟道层中的每个与所述垂直沟道层中的至少一个接触并平行于所述衬底，所述栅绝缘层形成在所述多个平面沟道层之上；以及存储器控制器，所述存...

【专利技术属性】
技术研发人员：崔相武，李仁寭，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：