半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法，所述半导体器件包括字线和层间绝缘层，所述字线和层间绝缘层交替地层叠；沟道层，所述沟道层穿通字线和层间绝缘层；隧道绝缘层，所述隧道绝缘层包围沟道层；以及第一电荷陷阱层，所述第一电荷陷阱层包围隧道绝缘层，分别插入在字线与隧道绝缘层之间，并被掺杂第一杂质。

【技术实现步骤摘要】

本专利技术的实施例涉及一种，更具体而言，涉及一种三维(3D)结构的非易失性存储器件及其制造方法。
技术介绍
尽管断电，非易失性存储器件仍保留储存的数据。随着具有以单层制造在硅衬底上的存储器单元的2D结构的存储器件在提高集成度方面达到极限，提出了在硅衬底上垂直层叠存储器单元的3D结构的非易失性存储器件。以下参照图1描述现有的3D非易失性存储器件的结构和特点。图1是说明现有的3D非易失性存储器件的结构的截面图。如图1所示，现有的3D非易失性存储器件包括从衬底10突出的沟道CH和沿着沟道CH垂直层叠的多个存储器单元MC。存储器件还包括形成在多个存储器单元MC之下的下选择栅LSG和形成在多个存储器单元MC之上的上选择栅USG。位线BL被设置在上选择栅USG之上并与沟道CH耦接。在这种结构中，串联耦接在下选择栅LSG与上选择栅USG之间的多个存储器单元MC形成单元串STRING，并且单元串STRING布置在衬底10上。在图1中，附图标记11、14以及17表示层间绝缘层，附图标记12表示下选择线，附图标记15表示字线，以及 附图标记18表示上选择线。此外，附图标记13和19表示栅绝缘层，附图标记16表示电荷阻挡层、电荷陷阱层和隧道绝缘层。以下简单地描述了一种形成存储器单元MC的方法。首先，在交替地形成多个导电层和多个层间绝缘层之后，通过刻蚀所述多个导电层和所述多个层间绝缘层来形成沟槽。在沟槽的内壁上形成电荷阻挡层、电荷陷阱层和隧道绝缘层16之后，在沟槽内填充沟道层。在这种制造工艺中，沿着每个沟道CH层叠的多个存储器单元MC的电荷陷阱层是耦接的。这里，电荷陷阱层起实质的数据仓库的作用，以用于通过将电荷注入到数据仓库或从数据仓库对电荷放电来储存数据。因此，在存储器单元MC的电荷陷阱层耦接的现有结构中，储存在存储器单元MC中的数据可能会因为储存在一个存储器单元MC中的电荷移动到另一个存储器单元MC而丢失。例如，如果电荷陷阱层由富硅的氮化物层(S1-richnitride layer)形成,则储存的数据可能会因为储存在电荷陷讲层中的电荷移动而丢失。为了防止储存的数据丢失，电荷陷阱层可以由化学计量的氮化物形成。但是，如果电荷陷阱层由化学计量的氮化物形成，擦除操作速度会减慢
技术实现思路
本专利技术的一个示例性实施例涉及一种具有改进的擦除特性的。在本专利技术的一个实施例中，一种半导体器件包括交替层叠的字线和层间绝缘层；沟道层，所述沟道层穿通字线和层间绝缘层；隧道绝缘层，所述隧道绝缘层包围沟道层；以及第一电荷陷阱层，所述第一电荷陷阱层包围隧道绝缘层，分别插入在字线与隧道绝缘层之间，以及被掺杂有第一杂质。在本专利技术的另一个实施例中，一种制造半导体器件的方法包括以下步骤交替地形成第一材料层和第二材料层；形成穿通第一材料层和第二材料层的至少一个沟道层、以及包围沟道层的电荷陷阱层；通过刻蚀第一材料层和第二材料层来形成暴露出第一材料层的缝隙；去除被缝隙暴露出的第一材料层；将第一杂质注入到通过去除第一材料层暴露出的电荷陷阱层；以及在去除了第一材料层的区域中形成层间绝缘层或字线。在本专利技术的另一个实施例中，一种制造半导体器件的方法包括以下步骤交替地形成导电层和牺牲层；形成穿通导电层和牺牲层的至少一个沟道层、包围沟道层且被掺杂第一杂质的电荷陷阱层、以及包围电荷陷阱层的电荷阻挡层；通过刻蚀导电层和牺牲层来形成暴露出牺牲层的缝隙；去除被缝隙暴露出的牺牲层；刻蚀通过去除牺牲层暴露出的电荷阻挡层；去除通过刻蚀电荷阻挡层暴露出的电荷陷阱层；以及在去除了牺牲层、电荷阻挡层以及电荷陷阱层的区域中形成层间绝缘层。附图说明图1是说明现有的3D非易失性存储器件的结构的截面图；图2是说明根据本专利技术的第一实施例的半导体器件的结构的截面 图3是说明根据本专利技术的第二实施例的半导体器件的结构的截面图；图4是说明根据本专利技术的第三实施例的半导体器件的结构的截面图；图5是说明根据本专利技术的第四实施例的半导体器件的结构的截面图；图6是说明根据本专利技术的第五实施例的半导体器件的结构的截面图；图7A至图7C是说明制造根据本专利技术的第六实施例的半导体器件的方法的截面图；图8A至图SC是说明制造根据本专利技术的第七实施例的半导体器件的方法的截面图；图9A至图9C是说明制造根据本专利技术的第八实施例的半导体器件的方法的截面图；图10是说明应用了根据本专利技术的第一至第八实施例的存储器单元的一种非易失性存储器件的结构的截面图；图11是说明应用了根据本专利技术的第一至第八实施例的存储器单元的一种非易失性存储器件的结构的截面图；图12示出根据本专利技术的一个示例性实施例的存储系统的结构；以及图13示出根据本专利技术的一个示例性实施例的计算系统的结构。具体实施方式在下文中，将参照附图详细地描述本专利技术的一些示例性实施例。提供附图是为了使本领域的技术人员能根据本专利技术的示例性实施例来实施和利用本专利技术。图2是说明根据本专利技术的第一实施例的半导体器件的结构的截面图。在图2中，出于描述目的，放大并示出了形成有存储器单元的区域。如图2所示，根据本专利技术的第一实施例的半导体器件包括多个字线21和多个层间绝缘层22，所述多个字线21与所述多个层间绝缘层22交替地层叠；沟道层25，所述沟道层25穿通所述多个字线21和所述多个层间绝缘层22 ;隧道绝缘层24，所述隧道绝缘层24包围沟道层25 ;以及第一电荷陷阱层23A，所述第一电荷陷阱层23A包围隧道绝缘层24，并插入在所述多个字线21与隧道绝缘层24之间。第一电荷陷阱层23A包含杂质。所述杂质可以是诸如磷(P)的N型杂质、诸如硼(B)的P型杂质、碳(C)、锗(Ge)、锡(Sn)和铅(Pb)中的至少一种或它们的组合。 如果第一电荷陷阱层23A被掺杂如上所述的杂质，则可以改善半导体器件的擦除特性。例如，如果氮化娃层被掺杂磷(P)，则可以从导带向下约1. 4ev处形成深施主能级。因此，形成浅陷阱能级，且因而氮化硅层具有与富硅氮化物层相同的特性。结果，半导体器件可以具有改善的擦除特性。沟道层25可以具有完全填充或未完全填充的中心区域。在第一实施例中说明的是沟道层25的中心区域开放且绝缘层26填充在开放的中心区域中的情况。半导体器件还包括多个电荷阻挡层27，所述多个电荷阻挡层27插入在多个字线21和多个第一电荷陷阱层23A之间。具体地，半导体器件可以包括多个第一电荷阻挡层27B，所述多个第一电荷阻挡层27B包围第二电荷陷阱层23B，并分别插入在所述多个第二电荷陷阱层23B与所述多个层间绝缘层22之间；以及多个第二电荷阻挡层27A，所述多个第二电荷阻挡层27A分别包围所述多个字线21，并插入在字线21与层间绝缘层22之间，且每个第二电荷阻挡层27A位于字线21与第一电荷陷阱层23A之间。这里，可以省略第一电荷阻挡层27B，可以仅包括第二电荷阻挡层27A。半导体器件还可以包括多个第二电荷阻挡层23B，所述多个第二电荷阻挡层23B插入在多个层间绝缘层22与隧道绝缘层24之间。在这种情况下，电荷陷阱层23包括交替布置的第一电荷陷阱层23A和第二电荷陷阱层23B。第一电荷陷阱层23A用作存储器单元中所包括的数据仓库。另外，第二电荷陷阱层23B位于层叠的存储器单元之间，且被配置成防止第一电荷陷讲层23A中所俘获的电荷移动到另本文档来自技高网...

【技术保护点】
一种半导体器件，包括：字线和层间绝缘层，所述字线和所述层间绝缘层交替地层叠；沟道层，所述沟道层穿通所述字线和所述层间绝缘层；隧道绝缘层，所述隧道绝缘层包围所述沟道层；第一电荷陷阱层，所述第一电荷陷阱层包围所述隧道绝缘层，分别插入在所述字线与所述隧道绝缘层之间，并被掺杂第一杂质。

【技术特征摘要】
2011.10.05 KR 10-2011-01013881.一种半导体器件，包括字线和层间绝缘层，所述字线和所述层间绝缘层交替地层叠；沟道层，所述沟道层穿通所述字线和所述层间绝缘层；隧道绝缘层，所述隧道绝缘层包围所述沟道层；第一电荷陷阱层，所述第一电荷陷阱层包围所述隧道绝缘层，分别插入在所述字线与所述隧道绝缘层之间，并被掺杂第一杂质。2.如权利要求1所述的半导体器件，还包括第二电荷陷阱层，所述第二电荷陷阱层包围所述隧道绝缘层，并分别插入在所述层间绝缘层与所述隧道绝缘层之间。3.如权利要求2所述的半导体器件，其中，所述第二电荷陷阱层被掺杂与所述第一杂质不同类型的第二杂质。4.如权利要求1所述的半导体器件，其中，所述第一电荷陷阱层包含纳米点。5.如权利要求1所述的半导体器件，还包括第三电荷陷阱层，所述第三电荷陷阱层分别插入在各个字线与所述层间绝缘层之间，并插入所述字线与所述第一电荷陷阱层之间。6.如权利要求1所述的半导体器件，还包括电荷阻挡层，所述电荷阻挡层分别包围所述第一电荷陷阱层，并分别插入在所述各个字线与所述层间绝缘层之间、以及所述字线与所述第一电荷陷阱层之间。7.如权利要求1所述的半导体器件，还包括电荷阻挡层，所述电荷阻挡层分别包围所述第二电荷陷阱层，且分别插入在所述第一电荷陷阱层与所述字线之间。8.如权利要求1所述的半导体器件，还包括第一电荷阻挡层，所述第一电荷阻挡层插入在各个层间绝缘层与所述隧道绝缘层之间；以及第二电荷阻挡层，所述第二电荷阻挡层分别包围所述第一电荷陷阱层，并分别插入在所述第一电荷陷阱层与所述字线之间。9.如权利要求1所述的半导体器件，其中，所述第一杂质包括N型杂质、P型杂质、碳C、 锗Ge、锡Sn以及铅Pb或它们的组合中的至少一种。10.一种制造半导体器件的方法，包括以下步骤交替地形成第一材料层和第二材料层；形成穿通所述第一材料层和所述第二材料层的至少一个沟道层、以及包围所述沟道层的电荷陷阱层；通过刻蚀所述第一材料层和所述第二材料层来形成暴露出所述第一材料层的缝隙；去除被所述缝隙暴露出的所述第一材料层；将第一杂质注入到通过去除所述第一材料层暴露出的所述电荷陷阱层中；以及在去除了所述第一材料层的区域中形成层间绝缘层或字线。11.如权利要求10所述的方法，其中，所述电荷陷阱层由未掺杂杂质的氮化物层形成。12.如权利要求10所述的方法，其中，所述电荷陷阱层由被掺杂与所述第一杂质不同类型的第二杂质的氮化物层形成。13.如权利...

【专利技术属性】
技术研发人员：李起洪，皮昇浩，朴寅洙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：