一种具有P+单一多晶架构且与CMOS工艺相兼容的非挥发性记忆体及其制备方法技术

本发明专利技术涉及一种具有P+单一多晶架构的非挥发性记忆体及其制备方法，其包括半导体基板及记忆体细胞，记忆体细胞包括PMOS晶体管、控制电容；半导体基板的表面上淀积有栅介质层，栅介质层上设有浮栅电极，浮栅电极覆盖并贯穿PMOS晶体管和控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层；PMOS晶体管包括第一N型区域及P型源极区与P型漏极区，控制电容包括第二P型区域及第一P型掺杂区域与第二P型掺杂区域。本发明专利技术结构紧凑，能与CMOS工艺兼容，降低芯片成本，提高存储的安全可靠性。

【技术实现步骤摘要】

本专利技术涉及一种非挥发性记忆体及其制备方法，尤其是一种具有P+单一多晶架构的非挥发性记忆体及其制备方法，属于集成电路的

技术介绍
对于片上系统(SoC)应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器(SRAM)模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。非挥发性记忆体(NVM)工艺和传统的逻辑工艺是不一样的。非挥发性记忆体(NVM)工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。同时，由于现有非挥发性记忆体的工作原理使得写入数据容易丢失，影响使用的可靠性。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，提供一种具有P+单一多晶架构的非挥发性记忆体及其制备方法，其结构紧凑，能与CMOS工艺兼容，降低芯片成本，提高存储的安全可靠性。按照本专利技术提供的技术方案，所述具有P+单一多晶架构的非挥发性记忆体，包括半导体基板；所述半导体基板内的上部设有若干用于存储的记忆体细胞，所述记忆体细胞包括PMOS晶体管和控制电容；所述PMOS晶体管和控制电容间通过半导体基板内的领域介质区域相互隔离；半导体基板的表面上淀积有栅介质层，所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿PMOS晶体管和控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极的侧壁；PM0S晶体管包括第一 N型区域及位于所述第一 N型区域内上部的P型源极区与P型漏极区，控制电容包括第二 P型区域及位于所述第二 P型区域内上部的第一 P型掺杂区域与第二 P型掺杂区域；第一 P型掺杂区域、第二 P型掺杂区域、P型源极区及P型漏极区与上方的浮栅电极相对应，并分别与相应的栅介质层及领域介质区域相接触。所述半导体基板的材料包括硅，半导体基板为P导电类型基板或N导电类型基板。所述半导体基板为P导电类型基板时，所述PMOS晶体管通过P型导电类型基板内的第二 N型区域及第二 N型区域上方的第一 N型区域与P型导电类型基板相隔离。所述控制电容访问晶体管通过P型导电类型基板内的第二 N型区域及第二 N型区域上方的第二 P型区域与P型导电类型基板相隔离。所述第一 P型掺杂区域包括第一 P型重掺杂区域及与侧面保护层相对应的第一 P型轻掺杂区域，第一 P型重掺杂区域从第一 P型轻掺杂区域的端部延伸后与领域介质区域相接触。所述第二 P型掺杂区域包括第二 P型重掺杂区域及于侧面保护层相对应的第二 P型轻掺杂区域，第二 P型重掺杂区域从第二 P型轻掺杂区域的端部延伸后与领域介质区域相接触。所述浮栅电极的包括导电多晶硅。所述栅介质层的材料包括二氧化硅；所述侧面保护层为氮化硅或二氧化硅。一种具有P+单一多晶架构的非挥发性记忆体的制备方法，所述制备方法包括如下步骤 a、提供半导体基板，所述半导体基板包括第一主面及第二主面； b、在半导体基板内生长得到领域介质区域；在半导体基板的第一主面上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的第一 N型区域、第二 N型区域、第二 P型区域； C、在上述半导体基板对应的第一主面上淀积栅介质层，所述栅介质层覆盖半导体基板的第一主面； d、在上述半导体基板的第一主面上淀积浮栅电极，所述浮栅电极覆盖于栅介质层上并贯穿第二 P型区域、第一 N型区域上方对应的栅介质层上； e、在上述栅介质层上淀积第四阻挡层，并选择性地掩蔽和刻蚀第四阻挡层，去除第一N型区域、第二 P型区域上方对应覆盖浮栅电极的第四阻挡层； f、在上述第四阻挡层上方自对准注入P型杂质离子，在第二P型区域内的上部得到第一P型轻掺杂区域及第二 P型轻掺杂区域，在第一 N型区域内的上部得到第三P型轻掺杂区域及第四P型轻掺杂区域； g、去除上述第四阻挡层，并在第一主面上淀积侧面保护材料，以在浮栅电极的两侧形成侧面保护层； h、在上述第一主面上淀积第五阻挡层，并选择性地掩蔽和刻蚀第五阻挡层，以去除第二P型区域、第一 N型区域上方对应淀积覆盖的第五阻挡层；1、在上述第五阻挡层上方再次自对准注入P型杂质离子，在第二P型区域内的上部得到第一 P型重掺杂区域及第二 P型重掺杂区域，在第一 N型区域内的上部得到第三P型重掺杂区域及第四P型重掺杂区域； j、去除第一主面上的第五阻挡层。当所述步骤a中，半导体基板为P导电类型基板时，所述步骤b包括 bl、在P导电类型基板的第一主面上淀积第一阻挡层，并选择性地掩蔽和刻蚀所述第一阻挡层，在第一阻挡层上方自对准注入N型杂质离子，以在半导体基板内得到第二N型区域； b2、在半导体基板内生长得到领域介质区域； b3、去除上述P导电类型基板对应第一主面上的第一阻挡层，并在第一主面上淀积第二阻挡层； b4、选择性地掩蔽和刻蚀第二阻挡层，并在第二阻挡层上方自对准注入N型杂质离子，以在半导体基板内形成第一 N型区域，第一 N型区位于第二 N型区域的上方；b5、去除上述P导电类型基板对应第一主面上的第二阻挡层，并在第一主面上淀积第三阻挡层； b6、选择性地掩蔽和刻蚀第三阻挡层，并在第三阻挡层上方自对准注入P型杂质离子，以在第二 N型区域上方形成第二 P型区域。当所述步骤a中，半导体基板为N导电类型基板时，所述步骤b包括 S1、在半导体基板内生长得到领域介质区域； s2、在第一主面上淀积第二阻挡层，并选择性地掩蔽和刻蚀第二阻挡层； S3、在上述第二阻挡层的上方自对准注入N型杂质离子，以在N导电类型基板内的上部得到所需的第一N型区域； s4、去除第一主面上的第二阻挡层，并在第一主面上淀积第三阻挡层； s5、选择性地掩蔽和刻蚀第三阻挡层，并在第三阻挡层上方自对准注入P型杂质离子，以在N导电类型基板内得到第二 P型区域。所述第四阻挡层与第五阻挡层均为二氧化硅或氮化硅。所述领域介质区域为二氧化硅。所述步骤b2和Si中的领域介质层是CMOS工艺中的I/O晶体管的电极栅氧化层；所述CMOS工艺中的I/O晶体管的电极栅氧化层的厚度通常是7纳米。本专利技术的优点半导体基板内设置至少一个记忆体细胞，记忆体细胞包括PMOS晶体管和控制电容，PMOS晶体管和控制电容通过领域介质区域相互隔离；半导体基板的栅介质层上设置浮栅电极，所述浮栅电极连接贯穿PMOS晶体管和控制电容；当浮栅电极与PMOS晶体管的P型源极区与P型漏极区域间电压差为相应值并且P型源极区与P型漏极区域间电压差为相应值时，能够向浮栅电极内写入数据；或将浮栅电极内的数据擦除，通过检测流过PMOS晶体管的电流能知道浮栅电极所处的编程写入状态或擦除状态，整个记忆体细胞的制备流程能与现有CMOS逻辑工艺相兼容，结构紧凑，能够降低加工成本，提高非挥发记忆体与CMOS逻辑电路的适应性；通过PMOS晶体管内上部的P型源极区及P型漏极区、控制电容内上部的第一 P型掺杂区及第二 P型掺杂区，能够使得写入数据保持的更久，提高非挥发性记忆体的使用安全可靠性。附图说明图1为本专利技术实施例1的结构示本文档来自技高网...

【技术保护点】
一种具有P+单一多晶架构且与CMOS工艺相兼容的非挥发性记忆体，包括半导体基板；其特征是：所述半导体基板内的上部设有若干用于存储的记忆体细胞（200），所述记忆体细胞（200）包括PMOS晶体管（210）和控制电容（220）；所述PMOS晶体管（210）、控制电容（220）间通过半导体基板内的领域介质区域（214）相互隔离；半导体基板的表面上淀积有栅介质层（215），所述栅介质层（215）上设有浮栅电极（216），所述浮栅电极（216）覆盖并贯穿PMOS晶体管（210）和控制电容（220）上方对应的栅介质层（215），浮栅电极（216）的两侧淀积有侧面保护层（217），侧面保护层（217）覆盖浮栅电极（216）的侧壁；PMOS晶体管（210）包括第一N型区域（202）及位于所述第一N型区域（202）内上部的P型源极区（213）与P型漏极区（221），控制电容（220）包括第二P型区域（205）及位于所述第二P型区域（205）内上部的第一P型掺杂区域（206）与第二P型掺杂区域（209）与上方的浮栅电极（216）相对应，并分别与相应的栅介质层（215）及领域介质区域（214）相接触。

【技术特征摘要】
1.一种具有P+单一多晶架构且与CMOS工艺相兼容的非挥发性记忆体，包括半导体基板；其特征是所述半导体基板内的上部设有若干用于存储的记忆体细胞(200)，所述记忆体细胞(200)包括PMOS晶体管(210)和控制电容(220);所述PMOS晶体管(210)、控制电容(220)间通过半导体基板内的领域介质区域(214)相互隔离；半导体基板的表面上淀积有栅介质层(215)，所述栅介质层(215)上设有浮栅电极(216)，所述浮栅电极(216)覆盖并贯穿PMOS晶体管(210)和控制电容(220)上方对应的栅介质层(215)，浮栅电极(216) 的两侧淀积有侧面保护层(217)，侧面保护层(217)覆盖浮栅电极(216)的侧壁；PM0S晶体管(210)包括第一 N型区域(202)及位于所述第一 N型区域(202)内上部的P型源极区 (213)与P型漏极区(221)，控制电容(220)包括第二 P型区域(205)及位于所述第二 P型区域(205)内上部的第一 P型掺杂区域(206)与第二 P型掺杂区域(209)与上方的浮栅电极(216)相对应，并分别与相应的栅介质层(215)及领域介质区域(214)相接触。2.根据权利要求1所述的一种具有P+单一多晶架构且与CMOS工艺相兼容的非挥发性记忆体，其特征是所述半导体基板的材料包括硅，半导体基板为P导电类型基板(201)或 N导电类型基板(239)。3.根据权利要求2所述的一种具有P+单一多晶架构且与CMOS工艺相兼容的非挥发性记忆体，其特征是所述半导体基板为P导电类型基板(201)时，所述PMOS晶体管(210) 和控制电容(220)通过P型导电类型基板(201)内的第二 N型区域(203)及第二 N型区域 (203)上方的第三N型区域(204)与P型导电类型基板(201)相隔离。4.根据权利要求1所述的一种具有P+单一多晶架构且与CMOS工艺相兼容的非挥发性记忆体，其特征是所述浮栅电极(216)的包括导电多晶硅。5.根据权利要求1所述的一种具有P+单一多晶架构且与CMOS工艺相兼容的非挥发性记忆体，其特征是所述栅介质层(215)是工艺中1/0晶体管的电极栅氧化层。6.根据权利要求1所述的一种具有P+单一多晶架构且与CMOS工艺相兼容的非挥发性记忆体，其特征是所述栅介质层(215)的厚度是7纳米。7.根据权利要求1所述的一种具有P+单一多晶架构且与CMOS工艺相兼容的非挥发性记忆体，其特征是所述栅介质层(215)的材料包括二氧化硅；所述侧面保护层(217)为氮化硅或二氧化硅。8.根据权利要求1所述的一种具有P+单一多晶架构且与CMOS工艺相兼容的非挥发性记忆体，其特征是写入数据时是用热电子注入到浮栅电极216，擦除数据时是跟据FN (Fowler-Nordheim)隧道效应把电子从浮栅电极216中移走。9.一种具有P+单一多晶架构且与CMOS工艺相兼容的非挥发性记忆体，其特征是所述制备方法包括如下步骤(a)、提供半导体基板，所述半导体基板包括第一主面(232)及第二主面(233)；(b)、在上述半导体基板内生长得到领域介质区域(214)，和在半导体基板的第一主面 (232)上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的第一 N型区域(202)、第三N型区域(204)、第二 P型区域(205)；(C)、在上述半导体基板对应的第一主面(232)上淀积栅介质层(215)，所述栅介质层 (215)覆盖半导体基板(201)的第一主面(232)；(d)、在上述半导体基板的第一主面(232)上淀积浮栅电极(216)，所述浮栅电极(216)覆盖于栅介质层(215)上并贯穿第二 P型区域(205)和第一 N型区域(202)上方对应的栅介质层(215)上； (e)、在上述栅介质层(215)上淀积第四阻挡层(237)，并选择性地掩蔽和刻蚀第四阻挡层(237)，去除第一 N型区域(202)、第二 ...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：无锡来燕微电子有限公司，
类型：发明
国别省市：