NOR快闪存储器及其形成方法和接触孔的形成方法技术

本发明专利技术提供的NOR快闪存储器，包括：漏极；覆盖所述漏极的介质层；形成在所述介质层内的连接所述漏极的接触孔；其中，所述接触孔与所述漏极相接触的接触面的宽度为40nm到150nm，所述接触面与栅极的最近端距离为30nm到100nm。本发明专利技术另提供一种快闪存储器的形成方法和一种接触孔的形成方法。本发明专利技术提供的快闪存储器及利用上述方法形成的接触孔均可以减少存储器晶体管中的漏电流，提高存储器的性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种NOR快闪存储器及其形成方法和接触孔的形成方法。
技术介绍
在半导体器件中，漏电流会引起不必要的功耗。所以生产制造过程中一直致力于减少漏电流的产生，尽量消除漏电流的影响。漏电流的产生有各种因素。其中，在NOR分裂栅快闪存储器中，在高压擦写运行时，源极电子加速到漏极，然后再由漏极注入到浮栅的这样一个过程里，漏极和栅极之间容易因为高压产生漏电流。另外，由于集成电路关键尺寸不断的缩小，漏极上的接触孔和栅极之间的最小距 离越来越小，导致它们之间的介质层更容易在高压下被击穿，产生漏电流。在器件尺寸还比较大的时候，上述原因导致产生的漏电流对NOR快闪存储器来说还不是很明显。而在器件尺寸逐渐缩小到150nm以下后，NOR快闪存储器中因为上述原因产生漏电流的现象越来越明显。
技术实现思路
本专利技术的目的是提供一种漏电流较小的NOR快闪存储器。本专利技术还提供一种上述存储器的形成方法。本专利技术另提供一种接触孔的形成方法。为实现前述目的，本专利技术提供一种NOR快闪存储器，包括半导体衬底，所述半导体衬底内形成有漏极；位于半导体衬底上的栅极，所述栅极位于所述漏极的相邻区域；覆盖所述漏极与所述栅极的介质层；形成在所述介质层内并连接所述漏极的接触孔；所述接触孔与所述漏极相接触的接触面的宽度为40nm到150nm，所述接触面与栅极的最近端距离为30nm到lOOnm。可选的，所述接触孔的纵向径深与所述底部宽度之比为3 I到7 :1。可选的，所述下孔部底部穿过保护层，嵌入漏极，嵌入漏极的深度小于100A。可选的，所述接触孔的纵向径深为4.5KA到5.5 KA。本专利技术还提供一种NOR快闪存储器的形成方法，包括在NOR快闪晶体管的漏极或源极上形成第一介质层和第二介质层；进行选择性刻蚀，以在漏极或源极上方的所述第一介质层和第二介质层内形成第一缺口 ；在所述第一缺口的内壁生长形成阻挡牺牲层，以缩小所述第一缺口的宽度而形成上孔部；利用第二介质层和第一缺口内壁的阻挡牺牲层作掩模，刻蚀第一缺口，以形成呈渐缩形状的下孔部，所述下孔部的底部与所述漏极或源极相连接，所述下孔部的所述底部的宽度为40nm到150nm。可选的，在所述第一缺口的内壁生长形成阻挡牺牲层，包括以淀积的工艺在所述第二介质层及第一缺口形成阻挡牺牲层材料；进行全局刻蚀去除所述第二介质层上方的阻挡牺牲层材料，所述第一缺口内侧余留的阻挡牺牲层材料作为阻挡牺牲层。可选的，所述第一介质层和第二介质层形成的方法为化学气相淀积，所述第一介质层为氧化娃，厚度为4.5KA到5.5 KA,所述第二介质层为多晶硅。可选的，在形成第一介质层和第二介质层之前，在所述快闪晶体管漏极或源极上形成一层保护层，其材料为氮化娃。 可选的，所述第一缺口形状为平底U形，其底面所在的高度高于栅极的高度。可选的，所述上孔部与下孔部组成漏极或源极上方的接触孔，所述接触孔的深宽比大于3 I。可选的，所述阻挡牺牲层材料为氧化硅，形成方法为利用正硅酸乙酯进行沉积。可选的，所述全局刻蚀中所用的刻蚀剂对所述阻挡牺牲层材料的刻蚀率要小于形成下孔部的刻蚀中所用的刻蚀剂对阻挡牺牲层以及第二介质层材料的刻蚀率。可选的，所述形成第一缺口的步骤，包括在所述第二介质层上形成光刻胶图案；利用所述光刻胶图案作掩模，刻蚀所述第二、一介质层而形成第一缺口 ；去除所述光刻胶图案。可选的，另包括在所述上孔部与下孔部内填充材料的步骤，所述填充材料为钨。可选的，利用等离子体刻蚀工艺形成所述第一缺口或下孔部，采用C4F8、C5F8、C4F6、CF4、CHF3、CH2F2中的至少两种作为主刻蚀气体，刻蚀速率为1.5 2.5 KA/min；Ar和O2作为辅助刻蚀气体，气体流量为主蚀刻气体流量的5 15倍；反应腔的压强为20 120mTorr。可选的，所述下孔部的形状为平底的V形。可选的，所述接触孔穿过所述保护层并嵌入漏极，嵌入漏极的深度小于100A。本专利技术另提供一种接触孔的形成方法，包括在导电区域上形成第一介质层和第二介质层；进行选择性刻蚀，以在导电区域上方的所述第一介质层和第二介质层内形成第一缺口 ；在所述第一缺口的内壁生长形成阻挡牺牲层，以缩小所述第一缺口的宽度而形成上孔部；利用第二介质层和第一缺口内壁的阻挡牺牲层作掩模，刻蚀第一缺口，以形成呈渐缩形状的下孔部，所述下孔部的底部与所述导电区域相连接，所述下孔部的所述底部的宽度为40nm到150nm。可选的，在所述第一缺口的内壁生长形成阻挡牺牲层，包括以淀积的工艺在所述第二介质层及第一缺口形成阻挡牺牲层材料；进行全局刻蚀去除所述第二介质层上方的阻挡牺牲层材料，所述第一缺口内侧余留的阻挡牺牲层材料作为阻挡牺牲层。可选的，所述第一介质层和第二介质层形成的方法为化学气相淀积，所述第一介质层为氧化娃，厚度为4.5KA到5.5 KA,所述第二介质层为多晶硅。可选的，所述上孔部与下孔部组成漏极或源极上方的接触孔，所述接触孔的深宽比大于3 I。可选的，所述全局刻蚀中所用的刻蚀剂对所述阻挡牺牲层材料的刻蚀速率要小于形成下孔部的刻蚀中所用的刻蚀剂对阻挡牺牲层以及第二介质层的材料的刻蚀速率。可选的，所述下孔部的形状为平底的V形。与现有技术相比，本专利技术技术方案具有以下优点 本专利技术通过减小漏极上方的接触孔与漏极接触的接触面的宽度，扩大漏极与栅极的最小距离，从而仅对器件的结构上进行微调，就大幅度降低了 NOR快闪存储器的漏电流；本专利技术采用先刻一个尽量深的大孔，再沉积氧化硅添补大孔的侧壁，留出较小的孔，然后再利用侧壁的材料做掩模牺牲层，刻剩下厚度的介质层的方法，来刻蚀上述减小漏电流的方法中需要与漏极接触面的宽度较小、而导致自身深宽比较大的接触孔。这样的方法避免了因为所要刻的孔深宽比较大，导致刻蚀产生的聚合物堆积在孔内把孔塞住，使刻蚀自动终止的状况；也不需要一步刻一个开口较大的孔，也避免了以较大开口进行一步刻蚀会把两边栅极刻掉的可能，同时也满足了小尺寸器件需要的较小的线宽。附图说明图1是一步刻蚀高深宽比的接触孔刻蚀自动终止的示意图。图2是本专利技术中接触孔的制作工艺流程图。图3是形成有栅极，以及两栅极之间共用的漏极的半导体基底的示意图。图4是第一步刻蚀后形成第一缺口的示意图。图5是在基底表面和第一缺口的侧壁淀积有二氧化硅的示意图。图6是留下侧壁氧化硅的示意图。图7是第二步刻蚀结束最终形成的接触孔的示意图。具体实施例方式如
技术介绍
所述，NOR闪存储器在高压擦写运行时，源极电子加速到漏极，然后再由漏极注入电子到浮栅。这样一个过程，漏极和栅极之间容易因为高压产生漏电流。研究后发现，漏电流的部位主要集中在连接漏极的数据线(Bit-line)与连接栅极的控制线(Word-line)之间。专利技术人认为，由于集成电路关键尺寸不断的缩小，漏极上的接触孔和栅极之间，特别是数据线(Bit-line)与控制线(Word-line)之间的最小距离越来越小，导致它们之间的介质层更容易在高压下产生漏电现象。因而，解决这个问题的一个关键在于扩大数据线(Bit-line)与控制线(Word-line)之间的距离。在满足越来越小的器件尺寸要求的前提下，要拓宽漏极/数据线(Bit-line)和栅极/控制线(Word-line)之间的最小距离，专利技术人想本文档来自技高网...

【技术保护点】
一种NOR快闪存储器，包括：半导体衬底，所述半导体衬底内形成有漏极；位于半导体衬底上的栅极，所述栅极位于所述漏极的相邻区域；覆盖所述漏极与所述栅极的介质层；形成在所述介质层内并连接所述漏极的接触孔；其特征在于，所述接触孔与所述漏极相接触的接触面的宽度为40nm到150nm，所述接触面与栅极的最近端距离为30nm到100nm。

【技术特征摘要】

【专利技术属性】
技术研发人员：王友臻，周儒领，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：