动态记忆体结构制造技术

一种动态记忆体结构，至少包含基材、条状半导体材料、断开栅极、介电层、栅极介电层与电容单元。条状半导体材料位于基材上，并沿着第一方向延伸。断开栅极位于基材上并沿着第二方向延伸。断开栅极包含独立的第一区块以及第二区块，而将条状半导体材料分成源极端、漏极端及通道区。介电层至少部分夹置于断开栅极与基材之间。栅极介电层至少部分夹置于断开栅极与条状半导体材料之间。电容单元则与源极端电连接。

【技术实现步骤摘要】

本专利技术涉及一种动态记忆体(存储器)结构。尤其涉及一种具有断开栅极而且电容单元与源极端共享的动态记忆体结构。
技术介绍
DRAM (dynamic random access memory)记忆体结构单兀是一种由金属氧化物半导体(metal oxide semiconductor, MOS)的晶体管串联至一电容器(capacitor)所构成的记忆体结构单元。金属氧化物半导体晶体管包含有栅极以及至少两组的掺杂区，分别作为漏极(source)或源极(drain)之用。金属氧化物半导体晶体管是由电连接至栅极的字符线(word line)控制整个晶体管的开关,并利用漏极电连接至一位元线(bit line)来形成电流传输通路，然后再经由源极电连接至电容器的储存电极(storage node)达成数据储存或 输出的目的。在目前的动态随机存取记忆体工艺中，电容器大多设计成堆叠于基底表面上的堆叠电容(stack capacitor)或是埋入基底中的深沟渠电容(deep trench capacitor) 二种。无论是哪一种动态随机存取记忆体，都只有一个栅极来控制埋在基材中的栅极通道的开关，而且需要另外建构电连接至源极端的电容器来达成数据储存或输出的目的。随着各种电子产品朝小型化发展的趋势，动态随机存取记忆体元件的设计也必须符合高积集度、高密度的要求。而缩小晶体管元件尺寸的设计，为提升动态随机存取记忆体等积体电路积集度的有效方法。唯当晶体管元件尺寸微缩至极限，则需转变为三维(three-dimensional, 3D)晶体管，如鳍状结构。另外，为了促使动态随机存取记忆体元件要有良好的性能，三维晶体管经常需要要求通道区的长度至少大于通道区宽度的两倍，但是这并不利于缩小晶体管元件尺寸的设计。有鉴于此，仍然希望能发展出新的动态随机存取记忆体结构，其具有更小的记忆单元尺寸、又不用限制通道区的长度与宽度的比例，以祈进一步降低成本，提升竞争力。
技术实现思路
本专利技术的目的在于是提出一种新的动态随机存取记忆体(存储器)结构，其具有位于基材上的栅极通道、复合式(composite)的源极端与电容器、强化控制栅极通道的背驱栅极(back gate)、又不用限制通道区的长度与宽度的比例以及更小的记忆单元尺寸，以进一步降低成本，提升竞争力。本专利技术的动态记忆体结构，至少包含基材、第一条状(strip)半导体材料、断开栅极(split gate)、第一介电层、第一栅极介电层与第一电容单元。第一条状半导体材料位于基材上，并沿着第一方向延伸。断开栅极位于基材上并沿着第二方向延伸。断开栅极包含独立的第一区块(block)以及第二区块，而将第一条状半导体材料分成第一源极端、第一漏极端及第一通道区。第一介电层至少部分夹置于断开栅极与基材之间。第一栅极介电层至少部分夹置于断开栅极与第一条状半导体材料之间。第一电容单元则与第一源极端电连接。在本专利技术的一实施方式中，基材可以为导电性娃基材、绝缘性娃基材或其组合。在本专利技术的另一实施方式中，第一方向与第二方向实质上垂直，或是实质上互相交错但又不垂直。在本专利技术的另一实施方式中，第一电容单元位于基材上，并包含作为下电极用的第一源极端、至少部分覆盖第一源极端并作为电容介电层用的第二介电层、以及至少部分覆盖第二介电层而作为上电极用的电容金属层，所以第一源极端又成为第一电容单元的下电极。在本专利技术的另一实施方式中，第一介电层与第二介电层可为相同或是不同的高介电常数材料。在本专利技术的另一实施方式中，第二介电层覆盖第一源极端最多达五面。 在本专利技术的另一实施方式中，电容金属层完全覆盖第一源极端。在本专利技术的另一实施方式中，第一区块以及第二区块的其中一者为驱动栅极(drive gate)，而另一者则为背驱栅极，而分别控制同一个栅极通道。在本专利技术的另一实施方式中，动态记忆体结构还包含与驱动栅极电连接的字符线。在本专利技术的另一实施方式中，动态记忆体结构还包含与背驱栅极电连接的背驱线。在本专利技术的另一实施方式中，第一条状半导体材料高于第一区块以及第二区块其中的至少一者。在本专利技术的另一实施方式中，第一区块以及第二区块其中的至少一者高于第一条状半导体材料。在本专利技术的另一实施方式中，栅极包含金属。在本专利技术的另一实施方式中，第一条状半导体材料、第一源极端与第一漏极端为一体成形。在本专利技术的另一实施方式中，动态记忆体结构还包含与第一漏极端电连接的位元线。在本专利技术的另一实施方式中，动态记忆体结构还包含位于基材上并沿着第一方向延伸的第二条状半导体材料、至少部分夹置于断开栅极与第二条状半导体材料间的第二栅极介电层、以及与第二源极端电连接的第二电容单元。断开栅极还包含第三区块，使得第二区块以及第三区块一起将第二条状半导体材料分成第二源极端、第二漏极端及第二通道区。在本专利技术的另一实施方式中，第二电容单元位于基材上，并包含作为下电极的第二源极端、至少部分覆盖第二源极端并作为第二电容介电层的第二介电层、以及至少部分覆盖第二介电层而作为第二上电极的电容金属层。第一源极端与第二源极端彼此不接触。在本专利技术的另一实施方式中，第一条状半导体材料、第二条状半导体材料、断开栅极、第一电容单元与第二电容单元一起成为一动态记忆体单元。在本专利技术的另一实施方式中，第一电容单元与第二电容单元一起共享电容金属层。在本专利技术的另一实施方式中，第一电容单元与第二电容单元一起共享背驱栅极。以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。附图说明图1至图4绘示本专利技术的动态记忆体结构；图1绘示第一条状半导体材料高于第一区块以及第二区块；图2绘示第一区块以及第二区块高于第一条状半导体材料；图3其绘示本专利技术三维立体动态记忆体结构的第二种实施例；图4其绘示本专利技术三维立体动态记忆体结构的第三种实施例。其中，附图标记100动态记忆体结构 101基材105第一方向106第二方向110/115/117条状半导体材料111第一通道区宽度120断开栅极121第一通道区122第一栅极介电层123第一区块、驱动栅极124第二区块、背驱栅极125第三区块、驱动栅极126字符线127背驱线128第二通道区130第一源极端131源极宽度135第二源极端137第三源极端140第一漏极端141漏极宽度142位元线143第二漏极端150第二介电层160第一电容单元160’第二电容单元161第三电容单元162电容金属层200动态记忆体单元具体实施例方式下面结合附图对本专利技术的结构原理和工作原理作具体的描述本专利技术提供一种具有断开栅极的动态记忆体结构，能够有效强化控制栅极通道与控制漏电流，以及成就更小的记忆单元尺寸。图1与图2绘示本专利技术的动态记忆体结构。在本专利技术动态记忆体结构100的第一种实施例中，至少包含基材101、第一条状半导体材料110、栅极120、第一源极端130、第一漏极端140、第一通道区121、第一栅极介电层122、第二介电层150与第一电容单元160。栅极120、第一源极端130、第一漏极端140、第一通道区121与第一电容单元160 —起成为动态记忆体结构100的主要部分。基材101可为导电性娃基材，例如为含娃基材、三/五族覆娃基材(例如GaN-on-silicon)、石墨烯覆娃基材(graphene-本文档来自技高网...

【技术保护点】
一种动态记忆体结构，其特征在于，包含：一基材；位于该基材上并沿着一第一方向延伸的一第一条状半导体材料；位于该基材上并沿着一第二方向延伸的一断开栅极，其包含独立的一第一区块以及一第二区块，而将该第一条状半导体材料分成一第一源极端、一第一漏极端及一第一通道区；一第一介电层，至少部分夹置于该断开栅极与该基材之间；一第一栅极介电层，至少部分夹置于该断开栅极与该第一条状半导体材料之间；以及一第一电容单元，与该第一源极端电连接。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郭明宏，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：