具有掩埋位线的半导体器件及其制造方法技术

本发明专利技术实施例公开了具有掩埋位线的半导体器件及其制造方法。所述半导体器件包括：有源本体，所述有源本体具有在横向上彼此面对的两个侧壁；结，所述结形成在所述两个侧壁中的一个侧壁中；电介质层，所述电介质层具有暴露出所述结的开放部分并且覆盖所述有源本体；结延伸部分，所述结延伸部分具有填充所述开放部分的掩埋区；以及位线，所述位线与所述结延伸部分耦接。

【技术实现步骤摘要】
具有掩埋位线的半导体器件及其制造方法相关申请的交叉引用本申请要求2011年7月4日提交的申请号为10-2011-0066095的韩国专利申请的优先权，本文通过引用包括该申请的全部内容。
本专利技术的示例性实施例涉及制造半导体器件的技术，更具体而言，涉及一种具有掩埋位线的半导体器件及其制造方法。
技术介绍
为了增加在芯片上的存储器单元的数量，可以缩小图案。由于图案缩小，用于掩模工艺的掩模也可以具有更小的尺寸。因此，40nm以下半导体器件可以采用ArF光刻胶(PR)层。然而，当期望更小图案时，ArFPR层可能不适用于更小图案应用。因此，半导体器件，例如DRAM存储器件可以使用3维单元形成技术。如果使半导体器件进一步小型化，则具有平面沟道的晶体管在漏电流、导通电流及短沟道效应方面具有物理极限。因此，难以使半导体器件进一步小型化。然而，使用垂直沟道的晶体管(以下，称为垂直沟道晶体管)可以使半导体器件进一步小型化。垂直沟道晶体管包括在衬底之上垂直延伸的有源区、形成在有源区侧壁上的栅电极(称为垂直栅(VG))和形成在有源区之上和之下的结。垂直栅被设置为有源区的中心。在这种垂直沟道晶体管中，垂直栅本文档来自技高网...

【技术保护点】
一种半导体器件，包括：有源本体，所述有源本体具有在横向上彼此面对的两个侧壁；结，所述结形成在所述两个侧壁中的一个侧壁中；电介质层，所述电介质层具有暴露出所述结的开放部分并且覆盖所述有源本体；结延伸部分，所述结延伸部分具有填充所述开放部分的掩埋区；以及位线，所述位线与所述结延伸部分耦接。

【技术特征摘要】
2011.07.04 KR 10-2011-00660951.一种半导体器件，包括：有源本体，所述有源本体具有在横向上彼此面对的两个侧壁；结，所述结形成在所述两个侧壁中的一个侧壁中；电介质层，所述电介质层具有暴露出所述结的开放部分并且覆盖所述有源本体；结延伸部分，所述结延伸部分经由所述开放部分与所述结耦接并且具有沟槽；以及位线，所述位线形成在所述结延伸部分的所述沟槽上，使得所述位线的侧表面被所述结延伸部分完全包围，其中，所述结延伸部分包括硅层，以及所述位线包括金属层或金属氮化物层。2.如权利要求1所述的半导体器件，其中所述结延伸部分包括杂质掺杂的多晶硅层。3.如权利要求1所述的半导体器件，其中所述结和所述结延伸部分掺杂有杂质，所述杂质具有相同导电类型。4.如权利要求1所述的半导体器件，其中所述结延伸部分包括多晶硅层，所述位线包括氮化钛层。5.如权利要求1所述的半导体器件，进一步包括：有源柱，所述有源柱形成在所述有源本体之上；字线，所述字线形成在所述有源柱的侧壁上并沿着与所述位线交叉的方向延伸；以及电容器，所述电容器与所述有源柱的上部耦接。6.一种半导体器件，包括：多个有源本体，所述多个有源本体由多个沟槽隔离并且具有两个侧壁；多个结，所述多个结形成在各个有源本体的侧壁中的一个侧壁上；电介质层，所述电介质层具有暴露出各个结的多个开放部分并且覆盖所述有源本体的两个侧壁；多个掩埋位线，所述多个掩埋位线形成在所述电介质层之上并且部分地填充各个沟槽；以及多个结延伸部分，所述多个结延伸部分填充各个开放部分并且形成在所述掩埋位线与所述结之间，其中，所述结延伸部分形成在所述多...

【专利技术属性】
技术研发人员：李相道，李海朾，高京甫，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：