垂直双栅极电路结构制造技术

本发明专利技术公开了一种垂直双栅极电路结构，包含：具有一凹槽的一半导体基板；置于该凹槽表面的一第一绝缘层；置于该凹槽下半部的一底部导体，该底部导体通过多个长垂直导体柱连接至一外接偏压；置于该凹槽上半部的一顶部导体，该顶部导体连接至多个短垂直导体柱，且该顶部导体的顶端表面高于该半导体基板的表面；以及置于该底部导体和该顶部导体间的一第二绝缘层。本发明专利技术用来解决短通道效应。

【技术实现步骤摘要】

本专利技术涉及一种具有垂直双栅极的电路结构，且特别涉及一置于动态随机存取存储器中具有凹式垂直双栅极和垂直导体柱的电路结构。
技术介绍
半导体工艺技术在过去四十年来根据摩尔定律一路将尺寸缩小，而缩小工艺尺寸产生了许多小尺寸元件物理上的限制。动态随机存取存储器(DRAM)为典型受到缩小尺寸冲击的元件，例如其通道长度的缩短。当DRAM通道长度被缩短以增进操作速度及元件密度，短通道效应(short channel effect)因而产生。一个伴随短通道效应的物理现象为次 临界漏电流(sub threshold current leakage);另一个伴随短通道效应的公知物理现象为临界电压的漂移。漏极感应势鱼降低(drain-induced barrier lowering)造成前述第一个物理现象，当栅极电压低于临界电压时，势鱼(potential barrier)的降低即允许漏极和源极间的导通；对于栅极电压感应电荷的不精准预测反映在前述第二个物理现象，临界电压漂移造成元件操作控制困难及次临界漏电流的的产生。更甚，小尺寸元件需要严格及精准的工艺技术以达到品管标准，因此工艺参数的自由度非常狭窄，也增加了工艺的困难度。图I显示一具有现有技术中的栅极结构的DRAM单元的剖面图。两个源极13和一个漏极15置放在一半导体基板11中。一现有技术中的栅极17被一侧壁边衬19围绕,且被一薄氧化层18隔绝于该半导体基板11。图I中两栅极、两漏极、以及一源极形成一有源区，该有源区进一步被浅沟渠隔离(STI) 12分离。一双箭头14标示出该电路结构的通道长度，当DRAM尺寸缩小，该通道长度也一并缩短，因此有必要设计一种新的栅极结构以避免短通道效应。许多电路结构设计曾经尝试减低次临界漏电流及临界电压的漂移对元件的影响，诸如凹陷式栅极结构用来增加通道长度；具有通道高浓度离子布植的元件用来增加临界电压。然而，纵使通道高浓度离子布植增加了临界电压，却不可避免地牺牲了绝缘层的结构完整性，因此元件更易达到崩溃电压。
技术实现思路
为解决现有技术中的上述问题，本专利技术提供了一种电路结构。本专利技术提供了一种电路结构，包含具有一凹槽的一半导体基板；置于该凹槽中的一第一绝缘层；置于该凹槽下半部的一底部导体，该底部导体经由多个长垂直导体柱连结至一外部偏压；置于该凹槽上半部的一顶部导体，该顶部导体连结至多个短垂直导体柱，且该顶部导体的顶部表面高于该具有一凹槽的半导体基板的表面；以及置于该底部导体及该顶部导体中间的一第二绝缘层。附图说明图I显示一具有现有的栅极结构的DRAM单元的剖面图；图2为根据本专利技术一实施例的一 DRAM电路结构俯视图,包含多个横向字符线、多个纵向位元线、及多个有源区；图3为沿着图2中剖面线1-1的剖面图；图4为沿着图2中剖面线2-2的剖面图。附图标记说明如下1-1、2_2:剖面线10:DRAM 单元 11 :半导体基板12 :浅沟渠隔离13:源极14:双箭头15 :漏极17 :栅极18:栅极氧化物19 :侧壁边衬20:电路结构21 :半导体基板22、22':浅沟渠隔离23:第一导电区24:导电通道25:第二导电区23'、25'、27':凹槽27 :垂直双栅极27a :底部导体27b :顶部导体27c:第一绝缘层27d:第二绝缘层27e :侧壁边衬27L :长边27S:短边27R:凹陷29、46:有源区35 :介层介电质42 :位元线44 :字符线44a':第一电极44b':第二电极44a :长垂直导体柱、第一导体柱44b :短垂直导体柱、第二导体柱具体实施例方式本专利技术揭露的电路结构保留了凹陷式栅极设计，并且加上了施加两外接偏压至该垂直双栅极以调控临界电压的自由度。本专利技术不但降低了次临界漏电流对元件的影响，同时也放宽了制造小尺寸元件的参数，因为临界电压可在元件制造完成后被微幅调控。本专利技术揭露一种凹陷式垂直双栅极的电路结构。参见图2，根据本专利技术一实施例，该种电路结构20特别用于DRAM电路中。水平的字符线44以及垂直的位元线42相互垂直配置于多个有源区46上。图3及图4为沿着图2中剖面线1-1及2-2的剖面图。如图3所示，该种电路结构20包含一半导体基板21、置于该半导体基板21内的第一导电区23、置于该半导体基板21内的第二导电区25、置于该半导体基板21内的垂直双栅极27，其经配置以分隔该两个第一导电区23及该第二导电区25，该两个第一导电区23、该第二导电区25，及该两个垂直双栅极27构成该电路结构20的一有源区29。从较宏观的层面，该电路结构20包含多个上述的单元，也即，被多个浅沟渠隔离(STI)区隔的多个有源区29。参见图3，该电路结构20包含两个置于该基板21两个凹槽23'内的第一导电区23、置于该基板21 —个凹槽25'内的第二导电区25、两个置于该基板21两个凹槽27'内的垂直双栅极27，且该垂直双栅极27凸出于该基板21表面。该垂直双栅极27包含一底部导体27a、一顶部导体27b、一第一绝缘层27c、一第二绝缘层27d、以及一侧壁边衬27e。该第一绝缘层27c置于该垂直双栅极27的底部及侧壁，用以将该底部导体27a以及顶部导体27b与该基板21、该第一导电区23、以及该第二导电区25隔绝。该第二绝缘层27d置于该底部导体27a与该顶部导体27b之间，用以隔绝该底部导体27a与该顶部导体27b。参见图3及4，该垂直双栅极27具有两个长边27L及两个短边27S。该侧壁边衬27e置于该顶部导体27b短边27S的侧壁，以及该顶部导体27b长边27L位于该基板表面的上的侧壁。根据本专利技术一实施例，该第一导电区23为一源极掺杂区,而该第二导电区25为一漏极掺杂区。该第一导电区23及该第二导电区25具有相同的掺杂极性(η型或P型) ，而该极性与该基板的掺杂极性相反。为了与现有金氧半导体(MOS)工艺技术相整合，较佳地，该底部导体27a及该顶部导体27b包含掺杂的多晶硅。根据本专利技术一实施例，该第一绝缘层27c的剖面图呈现一"U"型；该第二绝缘层27d呈现一平板型；该侧壁边衬27e包含氧化硅、氮化硅、氮氧化硅中的至少一种。参见图2、图3、及图4，连接至一字符线44的第一导体柱44a用以将该底部导体27a及一第一电极44a'电气相连，该第一电极44a'位于该字符线44上；连接至一字符线44的第二导体柱44b用以将该顶部导体27b及一第二电极44b'电气相连，该第二电极44b，也位于该字符线44上；而一位元线导体柱(未图示)用以将该第一导电区23或该第二导电区25与一位兀线电极42电气相连。该第一电极44a'与该第二电极44b'分别连结至极性相反的外加偏压。根据本专利技术一实施例，P型导电区(23、25)置于η型基板中的凹槽(23'、25'),—负偏压施加于该第一电极44a',—正偏压施加于该第二电极44b'。在此实施例的极性配置，该负偏压的绝对值若等于或大于该电路结构20的临界电压，则会在沿着该垂直双栅极27的底部感应一反型通道24 (在此为P型)；而该正偏压则会在绝缘层及基板的介面感应出一层主要载子(在此为η型)。此正负两偏压的总和效果为，施加于该顶部导体27b的该正偏压减弱施加于该底部导体27a的该负偏压，因此，为了形成一反型通道24，一个本文档来自技高网...

【技术保护点】
一种电路结构，其特征在于，包含：一半导体基板，具有一凹槽；一第一绝缘层，设置于该凹槽中；一底部导体，设置于该凹槽下半部，该底部导体经由多个长垂直导体柱连结至一外部偏压；一顶部导体，设置于该凹槽上半部，该顶部导体连结至多个短垂直导体柱，且该顶部导体的顶部表面高于该半导体基板的表面；以及一第二绝缘层，设置于该底部导体及该顶部导体之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：章正欣，陈逸男，刘献文，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：