动态随机存取存储器及其制造方法技术

本发明专利技术公开了一种动态随机存取存储器及其制造方法，上述动态随机存取存储器包括一埋藏位线，设置于一基板内沿一第一方向延伸的一第一沟槽的下部中；一对埋藏字元线，分别设置于上述基板内沿一第二方向延伸的一第二沟槽的一对侧壁上；一辅助字元线，沿上述第一方向设置于平行于上述埋藏位线的一另一埋藏位线的上方，且与上述另一埋藏位线隔绝，其中上述辅助字元线的两端分别连接上述对埋藏字元线。

【技术实现步骤摘要】

本专利技术系有关于一种，特别是有关于一种动态随机存取存储器晶胞的埋藏位线及其制造方法。
技术介绍
目前将电容堆迭在晶体管之上的堆迭式(stacked)动态随机存取存储器(DynamicRandom Access Memory,以下简称DRAM)可达到高存储器密度的目标。因为做为堆迭式DRAM中晶体管漏极接触物的埋藏位线接触物(buried bit line contact, CB)与晶体管产生的反转通道(inversion channel)并非位于同一高度,上述两者的连接程度非常重要。然而，现今制造工艺中，用以决定堆迭式DRAM的埋藏字元线(buried word line,Bff)的底面的沟槽蚀刻步骤对其下方的埋藏位线(buried bit line, BL)的顶面之间的距离控制不佳而产生许多问题。举例来说，埋藏字元线的底面和埋藏位线的顶面之间距离过近会使元件产生漏电。另一方面，埋藏字元线的底面和埋藏位线的顶面之间的距离过远会使DRAM中晶体管的导通电流(on-current)过小，而需要更大的埋藏位线接触外扩散区来增加埋藏位线接触物与反转通道的连接程度，这样会产生相邻埋藏位线接触漏电(CB leakage)问题。因此，亟需一种具有新颖结构的，以解决上述问题。
技术实现思路
有鉴于此，本专利技术的一实施例系提供一种动态随机存取存储器，包括一埋藏位线，分别设置于一基板内沿一第一方向延伸的一第一沟槽的下部中；一对埋藏字元线，分别设置于上述基板内沿一第二方向延伸的一第二沟槽的一对侧壁上；一辅助字元线，沿上述第一方向设置于平行于上述埋藏位线的一另一埋藏位线的上方，且与上述另一埋藏位线隔绝，其中上述辅助字元线的两端分别连接上述对埋藏字元线。本专利技术的另一实施例系提供一种动态随机存取存储器的制造方法，包括提供一基板；于上述基板中沿一第一方向形成彼此平行的一第一沟槽和另一第一沟槽；于上述第一沟槽和上述另一第一沟槽的下部中形成一埋藏位线和另一埋藏位线；于上述另一第一沟槽的上部中形成一高介电常数介电质；于上述基板中沿一第二方向形成一第二沟槽；移除上述高介电常数介电质，且使上述另一第一沟槽的上部的一对侧壁暴露出来；于上述第二沟槽的一对侧壁上形成一对埋藏字元线；于上述另一第一沟槽的上部暴露出来的上述对侧壁上形成一辅助字元线，其中上述辅助字元线的两端分别连接上述对埋藏字元线。附图说明图Ia系显示本专利技术一实施例的动态随机存取存储器的透视图。图Ib系显示本专利技术一实施例的动态随机存取存储器的部分上视图，其显示埋藏字元线和辅助字元线。图2a 图13a为沿图Ia的A_A’切线的剖面图，其显示本专利技术一实施例的动态随机存取存储器的制造方法的剖面示意图。图2b 图13b为沿图Ia的B_B’切线的剖面图，其显示本专利技术一实施例的动态随机存取存储器的制造方法的剖面示意图。主要元件符号说明100 第零绝缘垫； 110 第一绝缘硬遮罩层；200 基板；201、211、219、247 顶面；202 第一绝缘垫；204 第一阻障垫层； 206 第一金属条状物；207 第一导电物；208 位线接触物；209、246、416、423 底面；210 扩散区；212、212a 第二绝缘垫；214 第一绝缘物； 216 高介电常数介电质；218 第二绝缘层；220 碳硬遮罩层；220a 碳硬遮罩图案；222 氮化物硬遮罩层；224 光阻图案；226 空穴；229、223、230、414a、415a、414b、415b 侧壁；232,232a,232b 热氧化层；234、234a、234b 第二阻障垫层；236 金属材料；236a、236b 第二金属条状物；240 绝缘材料； 244 埋藏字元线；244a 辅助字元线；250 埋藏位线；312 电容；314、316、318 基板部分；410 第一方向； 412 第一沟槽；420 第二方向； 422 第二沟槽；500 动态随机存取存储器；510 部分。具体实施例方式图Ia系显示本专利技术一实施例的动态随机存取存储器晶胞(以下简称DRAM) 500的透视图，图Ib系显示本专利技术一实施例的动态随机存取存储器的部分510上视图，其显示埋藏字元线和辅助字元线。为方便显示埋藏位线、辅助字元线和埋藏字元线的配置，在此不予显示用以隔绝不同埋藏字元线和辅助字元线的绝缘物，以及埋藏位线与埋藏字元线的间的结构，然非限制本实施例。如图Ia所示的DRAM 500的晶胞尺寸为4F2 (其中F为最小半节距(half pitch)，或称单元尺寸)。如图Ia所示，上述DRAM 500系设置于一基板200中，其包括至少一对埋藏位线250、至少一对埋藏字元线244和至少一辅助字元线(auxiIiarywordline) 244a。如图la所不,彼此埋藏位线250系设置于基板200内沿一第一方向410延伸的一第一沟槽412中，上述埋藏位线250系包括一位线接触物208，沿第一方向410间隔设置于第一沟槽412的单一侧壁(single side)414上。埋藏字元线244系分别设置于基板200内沿一第二方向420延伸的一第二沟槽422的一对侧壁230上。另外，如图la、图Ib所示，DRAM 500更包括一辅助字元线244a,沿第一方向410设置于第一沟槽412的上部侧壁上，其中辅助字元线244a的两端分别连接一对埋藏字元线244。如图la、图Ib所示，埋藏字元线244由部分第二阻障垫层234a和部分第二金属条状物236a构成，而辅助字元线244a由部分第二阻障垫层234b和部分第二金属条状物236b构成，注意如图Ib所示，第二阻障垫层234a、234b为同一第二阻障垫层的不同部分，而第二金属条状物236a、236b为同一第二金属条状物的不同部分。如图Ia所示的实施例中，DRAM 500的埋藏位线250的位线接触物208、埋藏字元线244、相邻于位线接触物208的基板部分314、位于两相邻埋藏字元线244之间的基板部分316以及位于基板部分316上的另一基板部分318可构成一垂直晶体管，其中位线接触物208系做为垂直晶体管的漏极接触物，埋藏字元线244和辅助字元线244a系做为垂直晶体管的闸极，而垂直堆迭的基板部分314、基板部分316和基板部分318系做为垂直晶体管 的漏极区、通道区和源极区。另外，DRAM 500更包括一电容312，电性接触垂直晶体管的源极区(基板部分318)。值得注意的是，埋藏位线250的位线接触物208仅与位于其一侧的漏极区(基板部分314)接触，所以每一个垂直晶体管的闸极由位于垂直晶体管的漏极区(基板部分314)正上方的一对埋藏字元线244和远离于上述埋藏位线250的一个辅助字元线244a构成。图2a、图2b至图13a、图13b系显示本专利技术一实施例的动态随机存取存储器的制造方法的剖面示意图，其中图2a 图13a为沿图Ia的A_A’切线的剖面图，而图2b 图13b为沿图Ia的B-B’切线的剖面图。如图2a、图2b所示，首先，提供一基板200。在本专利技术一实施例中，基板200可为硅基板。在其他实施例中，可利用锗化硅(SiGe)、块状半导体(bulksemiconductor)、应变半导体(strained semicondu本文档来自技高网...

【技术保护点】
一种动态随机存取存储器，其特征在于，所述的动态随机存取存储器包括：一埋藏位线，分别设置于一基板内沿一第一方向延伸的一第一沟槽的下部中；一对埋藏字元线，分别设置于所述的基板内沿一第二方向延伸的一第二沟槽的一对侧壁上；以及一辅助字元线，沿所述的第一方向设置于平行于所述的埋藏位线的一另一埋藏位线的上方，且与所述的另一埋藏位线隔绝，其中所述的辅助字元线的两端分别连接所述的对埋藏字元线。

【技术特征摘要】

【专利技术属性】
技术研发人员：郭泽绵，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：