动态随机存取存储器装置的电路及其时脉控制方法制造方法及图纸

本发明专利技术公开了一种动态随机存取存储器装置的电路及其时脉控制方法，包含一指令延展电路。该指令延展电路经配置通过延展来自一指令解码电路的单周期指令信号，以产生至少一多周期指令信号。一控制逻辑延展且减少该多周期指令信号以提供额外功能，例如：突发长度信号以及突发突变信号。另一控制逻辑经配置以根据于该多周期指令及一输出逻辑电路所产生的逻辑电平，判断是否已于该输出控制逻辑电路中致能一时脉信号。

【技术实现步骤摘要】
动态随机存取存储器装置的电路及其时脉控制方法
本专利技术涉及一种电路，尤其是关于一种动态随机存取存储器装置的时脉控制电路及其时脉控制方法。
技术介绍
现有动态随机存取存储器会产生一单周期指令脉冲，并传输该单周期指令脉冲于动态随机存取存储器中，以达成无间隙读取及写入。然而，由于该指令脉冲为单周期宽度，为达成无间隙的存取，动态随机存取存储器的指令逻辑必须持续地执行。因此，动态随机存取存储器将因该指令逻辑的持续执行而消耗极高的电量。为了降低动态随机存取存储器的电量消耗、缩小电路设计所需面积以及确保正确致能输出端和终止端，本专利技术将提供一种用于产生指令及控制时脉的动态随机存取存储器装置的电路及其方法。
技术实现思路
本专利技术的一实施例揭示一种动态随机存取存储器装置的电路，包含一指令延展电路及一第一AND电路。该指令延展电路经配置通过延展来自一指令解码电路的一单周期指令信号以产生至少一多周期指令信号至一延迟锁回路电路。该第一AND电路经配置根据该延迟锁回路电路产生的逻辑信号或该指令解码电路产生的逻辑信号以判断是否一时脉信号可被传送至一输出控制逻辑电路，该延迟锁回路电路被配置于该指令延展电路及该输出控制逻辑电路之间。该指令延展电路包含一第一触发器，耦接于该指令解码电路、一第二触发器及一第一OR电路，其中该第一触发器依据来自该指令解码电路的该单周期指令信号产生一第一延迟信号并将该第一延迟信号传送至该第二触发器及该第一OR电路；以及一第三触发器，耦接于一第二OR电路、该第二触发器及该第一OR电路，其中该第三触发器依据来自该第二触发器的一第二延迟信号及来自该第二OR电路的一重置信号以产生一第三延迟信号并将该第三延迟信号传送至该第一OR电路。该第二触发器依据该第一延迟信号及该重置信号以产生该第二延迟信号；该第二OR电路依据一突发长度信号及一第二AND电路的一输出信号以产生该重置信号；该第二AND电路依据一A12信号及一突发突变信号以产生该输出信号；该第一OR电路经配置以依据该第一延迟信号、该第二延迟信号、该第三延迟信号及该单周期指令信号以产生该多周期指令信号。本专利技术的一实施例揭示一种动态随机存取存储器装置的时脉控制方法，其步骤包含根据一数据启用延迟移位堆叠的一活跃区域的可利用性或是否接收到一间隙指令信号，而将一逻辑电平转态；运算该逻辑电平及一时脉信号的一逻辑电平以产生一运算结果；以及根据该运算结果以致能或失能该时脉信号。上文已经概略地叙述本专利技术的技术特征，以使下文的本专利技术详细描述得以获得较佳了解。构成本专利技术的申请专利权利要求范围标的的其它技术特征将描述于下文。本专利技术所属
中技术人员应可了解，下文揭示的概念与特定实施例可作为基础而相当轻易地予以修改或设计其它结构或工艺而实现与本专利技术相同的目的。本专利技术所属
中技术人员亦应可了解，这类等效的建构并无法脱离所附的申请专利权利要求范围所提出的本专利技术的精神和范围。附图说明图1是一示意图，例示本专利技术一实施例的动态随机存取存储器装置的时脉控制电路；图2是一示意图，例示本专利技术一实施例的多周期指令信号及多个时脉；图3是一示意图，例示本专利技术一实施例的指令延展电路；图4是一示意图，例示该输出控制逻辑电路的数据启用延迟移位堆叠；以及图5是一流程图，例示本专利技术一实施例的动态随机存取存储器装置的时脉控制方法。其中，附图标记说明如下：10电路11指令延展电路12数据逻辑电路13第一AND电路15指令解码电路17延迟锁回路电路19输出控制逻辑电路31第一触发器32第二AND电路33第二触发器35第三触发器37第一OR电路39第二OR电路41数据启用延迟移位堆叠43活跃区域具体实施方式图1是一示意图，例示本专利技术一实施例的动态随机存取存储器装置的时脉控制电路10。如图1所示，该时脉控制电路10包含一指令延展电路11、一第一AND电路13、一指令解码电路15、一延迟锁回路电路17、一输出控制逻辑电路19以及一数据逻辑电路12。该指令延展电路11经配置通过延展来自该指令解码电路15的一单周期指令信号，以产生至少一多周期指令信号；之后，该多周期指令信号被传送至一延迟控制逻辑(例如，延迟锁回路电路17)。该第一AND电路13经配置以根据来自该指令解码电路15的逻辑信号或该延迟锁回路电路17的逻辑信号，以决定时脉信号是否允许传送至该输出控制逻辑电路19。图2是一示意图，例示本专利技术一实施例的多周期指令信号及多个时脉。如图2所示，在本专利技术的实施例中，该多周期指令信号对应于4个时脉，但本专利技术并不以此为限。图3是一示意图，例示本专利技术一实施例的指令延展电路11。如图3所示，该指令延展电路11包含一第一触发器31、一第二触发器33、一第三触发器35、一第一OR电路37、一第二OR电路39以及一第二AND电路32。该第一触发器31分别耦接于该指令解码电路15、该第二触发器33以及该第一OR电路37，其中该第一触发器31根据来自该指令解码电路15的单周期指令信号，产生一第一延迟信号；之后，传送该第一延迟信号至该第二触发器33以及该第一OR电路37。该第三触发器35分别耦接该第二OR电路39、该第二触发器33以及该第一OR电路37，其中该第三触发器35根据来自该第二触发器33的第二延迟信号及来自该第二OR电路39的一重置信号，产生一第三延迟信号；之后，传送该第三延迟信号至该第一OR电路37。此外，该第二触发器33根据该第一延迟信号以及该重置信号，产生一第二延迟信号，其中该第二OR电路39根据一突发长度4(burstlength4)信号以及该第二AND电路32的输出信号产生该重置信号。在本专利技术一实施例中，该突发长度信号的时脉经由该第一触发器31从四个时脉切割成两个时脉，但不以此为限。该第二AND电路32根据一A12信号以及一突发突变4(burstchop4)信号产生其输出信号，且该第一OR电路37经配置以根据该第二触发器33的第一延迟信号、该第三触发器35的第二延迟信号、该第一OR电路37的第三延迟信号以及该指令解码电路15的单周期指令信号，产生其输出信号(多周期指令信号)至该延迟锁回路电路17。此外，该输出控制逻辑电路19包含一数据启用延迟移位堆叠，其中该数据启用延迟移位堆叠包含多个移位器，其中一活跃区域包含多个移位器的部分。图4是一示意图，例示该输出控制逻辑电路的数据启用延迟移位堆叠。如图4所示，该数据启用延迟移位堆叠41包含多个移位器。该活跃区域43包含该些移位器的部分。此外，该活跃区域43实现一先进先出(first-in-first-out，FIFO)演算法。因此，当该多周期指令信号被重复产生时，该些移位器的部分将从入口到出口填满多周期指令信号。再参照图1，在此阶段中，该控制逻辑电路19的逻辑信号的逻辑电平通过该延迟锁回路电路17转态，在此一实施例中，该逻辑电平从高电平转态成低电平，但本专利技术并不限于此。之后，该逻辑电平被传送到该第一AND电路13以关闭时脉信号进入该输出控制逻辑电路19，同时该活跃区域43将被冻结。此外，该活跃区域43的多个移位器被持续冻结直到该指令解码电路15接收到具有“间隙”信息的指令，再参照图1，在此阶段中，该控制逻辑电路19的逻辑信号的逻辑电平被转态，在此一实施例中，该逻辑电平从低电平转态成高本文档来自技高网...

【技术保护点】
一种动态随机存取存储器装置的电路，包含：一指令延展电路，经配置通过延展来自一指令解码电路的一单周期指令信号以产生至少一多周期指令信号。

【技术特征摘要】
2013.05.28 US 13/903,3761.一种动态随机存取存储器装置的电路，包含：一指令延展电路，经配置通过延展来自一指令解码电路的一单周期指令信号以产生至少一多周期指令信号；其中该指令延展电路还包含：一第一触发器，耦接于该指令解码电路、一第二触发器及一第一OR电路，其中该第一触发器依据来自该指令解码电路的该单周期指令信号产生一第一延迟信号并将该第一延迟信号传送至该第二触发器及该第一OR电路；以及一第三触发器，耦接于一第二OR电路、该第二触发器及该第一OR电路，其中该第三触发器依据来自该第二触发器的一第二延迟信号及来自该第二OR电路的一重置信号以产生一第三延迟信号并将该第三延迟信号传送至该第一OR电路；其中该第二触发器经配置以依据该第一延迟信号及该重置信号产生该第二延迟信号...

【专利技术属性】
技术研发人员：黛伯拉·贝尔，卡洛儿·玛祖德，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：中国台湾;71