用于产生具有可编程延迟的动态随机存取存储器(DRAM)命令的存储器物理层接口逻辑制造技术

与存储器物理层接口(PHY)(140、205)联合实施的多个寄存器(222)可用于存储指示一个或多个命令和一个或多个延迟(415、515、535、540)的一个或多个指令字(300)。实施于所述存储器PHY中的训练引擎(220)可产生全速可编程命令(410、420、430、510、520、525)序列，以便递送到外部存储器(210)，且基于所述一个或多个延迟来延迟所述命令。可基于所述一个或多个指令字而产生所述全速可编程命令序列。

【技术实现步骤摘要】
【国外来华专利技术】背景本公开的领域本公开大体上涉及处理系统，且更特定来说，涉及处理系统中的存储器物理层接口。相关技术的描述例如系统芯片(SOC)等处理系统使用存储器来存储数据或指令以供稍后使用。举例来说，SOC可包括处理单元，例如中央处理单元(CPU)、图形处理单元(GPU)，且加速处理单元(APU)可从存储器读取指令或数据、使用所述指令或数据执行操作，且随后将结果写回到存储器中。处理系统可包括存储器物理层接口以便控制对例如动态随机存取存储器(DRAM)等存储器模块的存取，所述存储器模块可用于存储信息，使得所存储的信息可由处理单元在处理系统的操作期间存取。处理系统中的存储器物理层接口常规上被称作“存储器PHY”。存储器控制器通常用于控制存储器PHY的操作。在可从DRAM准确地读取数据或将数据准确地写入到DRAM之前，通常使用在存储器PHY与DRAM之间的接口上交换的序列来训练存储器PHY。训练序列可包括多个命令，例如读取命令、写入命令、激活命令，或用于执行其它操作的其它命令。存储器PHY或DRAM可需要训练序列中的命令相隔指定延迟时间间隔。举例来说，当写入命令后面跟着读取命令时，DRAM可需要写入命令与读取命令之间8个周期的延迟。延迟时间间隔对于不同类型的命令可不同。举例来说，两个写入命令之间的延迟时间间隔可不同于写入命令与读取命令之间的延迟时间间隔。延迟时间间隔对于不同类型的DRAM也可不同，且可能会在引入新的DRAM设计或时序标准时改变。附图简述通过参考附图，可更好地理解本公开，且使其众多特征和优势对于本领域技术人员显而易见。在不同图式中使用相同的参考符号会指示类似或等同的项目。图1是根据一些实施方案的包括一个或多个中央处理单元(CPU)处理器核心和图形处理单元(GPU)的加速处理单元(APU)的框图。图2是根据一些实施方案的包括存储器物理层接口(PHY)和动态随机存取存储器(DRAM)的处理单元的一部分的框图。图3是根据一些实施方案的可存储于寄存器中的指令字的实例的框图。图4是示出根据一些实施方案的可由训练引擎发出的命令序列的图。图5是示出根据一些实施方案的可由训练引擎发出的命令序列的图。图6是根据一些实施方案的执行命令序列的方法的流程图。图7是根据一些实施方案的可在例如图1中所示的APU等处理单元中实施的训练存储器PHY的方法的流程图。图8是示出根据一些实施方案的用于设计和制造实施处理系统的组件的至少一部分的集成电路装置的方法的流程图。详细描述常规的训练序列使用通过预定延迟时间间隔分隔的预定命令序列。因此，无法修改常规的训练序列(例如)以便考虑到不同DRAM设计的不同时序要求。然而，如本文论述，发出到DRAM的命令之间的延迟时间间隔对于不同类型的命令可不同，且延迟时间间隔对于不同类型的DRAM也可不同，且可能会在引入新的DRAM设计时改变。为了考虑不同存储器PHY或DRAM设计的时序要求，可通过实施于存储器PHY中的可编程训练引擎来灵活地界定训练序列。可使用指令字对训练引擎进行编程，所述指令字包括用于指示命令的第一字段和用于指示将在执行命令之前流逝的延迟时间间隔的第二字段。指令字的一些实施方案还可包括指示以下各者的其它字段：命令所使用的DRAM地址、命令所使用的DRAM的分区、命令的重复计数，和类似者。存储器PHY的一些实施方案包括寄存器，以便保持指令字和可被写入来起始存储在寄存器中的指令字的执行的开始位。将延迟时间间隔并入到指令字中会允许程序员创建训练序列，所述训练序列满足不同类型的DRAM的要求，并且支持开发可满足未来的DRAM设计的尚未知晓的要求的未来训练序列。此外，虽然两个命令可需要相隔特定延迟时间间隔，但存储器PHY或DRAM的一些实施方案可允许在两个命令之间执行另一种类型的命令。可因此将命令的指令字中所指示的延迟时间间隔设定为多个值，所述多个值允许在执行中间命令的同时仍满足另外两个命令的延迟时间间隔要求。图1是根据一些实施方案的包括一个或多个中央处理单元(CPU)105、110处理器核心和图形处理单元(GPU)115的加速处理单元(APU)100的框图。APU 100可实施为系统芯片(SOC)。CPU处理器核心105、110可独立地、同时地或并行地执行指令。虽然图1中所示的APU 100包括两个CPU处理器核心105、110，但受益于本公开的本领域普通技术人员应了解，APU 100中的处理器核心的数目与设计选择有关。APU 100的一些实施方案可包括多于或少于图1中所示的两个CPU处理器核心105、110。GPU 115用于创建既定用于输出到显示器的视觉图像。GPU 115的一些实施方案还可包括多个处理核心(未示出)。CPU处理器核心105包括基本输入/输出系统(BIOS)120，其可实施于硬件、固件、软件或其组合中。BIOS 120的一些实施方案用于(例如)响应于包括APU 100的系统被通电或启动而初始化或测试APU 100的组件。BIOS 120还可用于加载操作系统。可使用一个或多个数据管道(图1中未示出)将由BIOS 120产生的指令或命令传达到APU 100中的其它位置。BIOS 120可替代地实施于CPU处理器核心110或APU 100内的其它位置中。图1中所示的APU 100还包括其它SOC逻辑125。其它SOC逻辑125的一些实施方案可包括DMA引擎(未示出)，以便产生地址且初始化存储器读取或写入循环、以便执行存储器间的数据传递，或以便在CPU处理器核心105、110或GPU 115之间传递数据。其它SOC逻辑125还可包括路由逻辑、相干逻辑，或用于实施其它功能性的逻辑。其它SOC逻辑125的一些实施方案包括存储器控制器(MC)130来协调APU 100与其它存储器(例如，外部动态随机存取存储器(DRAM)135)之间的数据流。存储器控制器130包括用于控制从外部存储器读取信息以及将信息写入到外部存储器的逻辑。存储器控制器130还可包括刷新逻辑，其用于将信息周期性地重新写入到DRAM，使得保持DRAM的存储器单元中的信息。存储器控制器130可使用经由存储器物理层接口140(其可被称作存储器PHY 140)传输的信号来控制例如DRAM 135等其它存储器模块的操作。存储器PHY 140包括用于驱动信号的电路，所述信号操纵可耦合到APU 100的其它存储器模块的操作。举例来说，存储器PHY 140可提供控制例如DRAM 135等存储器模块的读取、写入、刷新或擦除部分的信号。存储器PHY 140可能够在不同操作点处操作，所述操作点可由存储器PHY 140的操作频率和/或操作电压确定。举例来说，其它SOC逻辑125可包括时钟145,其提供用于操纵存储器PHY 140和/或存储器控制器130和参考电压(VDD)150中的同步的时钟信号，所述参考电压操纵由存储器PHY 140和/或存储器控制器130使用的电压。应该训练存储器PHY 140以便提高存储器PHY 140与DRAM 135之间的通信期间的读取或写入性能。存储器PHY 140因此包括集成的训练控制逻辑155，其用于：产生训练序列或命令；将训练序列或命令传输到DRAM 135；响应于传输的训练或命令而接收由DRAM本文档来自技高网...

【技术保护点】
一种设备，其包括：存储器物理层接口(PHY)(140、205)，其用于耦合到外部存储器(210)；多个寄存器(222)，其与所述存储器PHY联合实施，所述多个寄存器用于存储指示至少一个命令(410、420、430、510、520、525)和至少一个延迟(415、515、535、540)的至少一个指令字(300)；以及第一训练引擎(220)，其实施于所述存储器PHY中以便基于所述至少一个指令字而产生全速可编程命令(420、430、525)序列以便递送到所述外部存储器，且基于所述至少一个延迟来延迟所述命令。

【技术特征摘要】
【国外来华专利技术】2014.06.27 US 14/318,0651.一种设备，其包括：存储器物理层接口(PHY)(140、205)，其用于耦合到外部存储器(210)；多个寄存器(222)，其与所述存储器PHY联合实施，所述多个寄存器用于存储指示至少一个命令(410、420、430、510、520、525)和至少一个延迟(415、515、535、540)的至少一个指令字(300)；以及第一训练引擎(220)，其实施于所述存储器PHY中以便基于所述至少一个指令字而产生全速可编程命令(420、430、525)序列以便递送到所述外部存储器，且基于所述至少一个延迟来延迟所述命令。2.如权利要求1所述的设备，其进一步包括：控制器(215)；以及存储器位置(224)，其与所述存储器PHY联合实施，其中所述第一训练引擎响应于所述控制器将开始位写入到所述存储器位置而起始所述至少一个命令的执行。3.如权利要求2所述的设备，其中所述第一训练引擎将基于所述至少一个命令来确定所述至少一个延迟，且其中所述控制器将所述至少一个指令字写入到所述多个寄存器。4.如权利要求3所述的设备，其中所述至少一个命令包括第一命令、第二命令和第三命令，且其中所述第一训练引擎将执行所述第一命令，在相对于执行所述第一命令的第一延迟之后执行所述第二命令，且在相对于执行所述第二命令的第二延迟之后执行所述第三命令，且其中所述第一延迟和所述第二延迟的和满足所述第一命令和所述第三命令的等待时间要求。5.如权利要求1所述的设备，其中所述至少一个指令字指示至少一个命令重复计数，所述至少一个命令重复计数指示所述至少一个命令的重复数目。6.如权利要求1所述的设备，其中所述至少一个指令字指示以下各者中的至少一者：所述外部存储器中的地址、算法地址产生控制、所述外部存储器中的分区，和终止位。7.如权利要求1所述的设备，其进一步包括：控制器(215)，其集成于所述存储器PHY中，其中所述控制器将基于无种训练算法来控制所述存储器PHY的训练以便与所述外部存储器通信。8.如权利要求1所述的设备，其进一步包括：第二训练引擎(225)，其用于响应于由所述第一训练引擎(220)产生的控制信令而产生训练序列以便递送到所述外部存储器；以及第三训练引擎，其用于将从所述外部存储器接收的序列与由所述第二训练引擎(225)产生的所述训练序列进行比...

【专利技术属性】
技术研发人员：格伦·A·迪尔思，格里·塔尔博特，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：美国;US