用于经由数据掩蔽来降低存储器I/O功率的系统、方法和计算机可读介质技术方案

公开了用于降低存储器I/O功率的系统和方法。一个实施例是一种系统，包括片上系统(SoC)、DRAM存储器设备以及数据掩蔽功率降低模块。所述SoC包括存储器控制器。所述DRAM存储器设备经由多个DQ管脚耦合到所述存储器控制器。所述数据掩蔽功率降低模块包括被配置为在数据掩蔽操作期间将所述DQ管脚驱动到功率节省状态的逻辑单元。

【技术实现步骤摘要】
【国外来华专利技术】201480061437

【技术保护点】
一种用于降低存储器I/O功率的方法，所述方法包括：确定经由多个DQ管脚耦合到存储器控制器的DRAM存储器设备的类型；基于所述DRAM存储器设备的所述类型来选择多个DQ管脚状态中的一个DQ管脚状态，以用于在数据掩蔽操作期间降低与所述DRAM存储器设备相关联的存储器I/O功率；启用所述数据掩蔽操作；以及在所述数据掩蔽操作期间，将所述DQ管脚驱动到所选择的DQ管脚状态。

【技术特征摘要】
【国外来华专利技术】2013.11.13 US 14/079,6201.一种用于降低存储器I/O功率的方法，所述方法包括：
确定经由多个DQ管脚耦合到存储器控制器的DRAM存储器设备的类
型；
基于所述DRAM存储器设备的所述类型来选择多个DQ管脚状态中的
一个DQ管脚状态，以用于在数据掩蔽操作期间降低与所述DRAM存储器
设备相关联的存储器I/O功率；
启用所述数据掩蔽操作；以及
在所述数据掩蔽操作期间，将所述DQ管脚驱动到所选择的DQ管脚状
态。
2.根据权利要求1所述的方法，其中，所述数据掩蔽操作发生在存储
器写入操作期间。
3.根据权利要求1所述的方法，其中，所述数据掩蔽操作发生在存储
器读取操作期间。
4.根据权利要求1所述的方法，其中，所述多个DQ管脚状态包括保
持上一状态、保持低状态、保持高状态和三状态中的一个或多个状态。
5.根据权利要求4所述的方法，其中，所述选择所述DQ管脚状态是
基于与所述DRAM存储器设备的所述类型相关联的DQ管脚端接方案的。
6.根据权利要求1所述的方法，其中，所述DRAM存储器设备包括
双数据速率(DDR)DRAM存储器设备。
7.根据权利要求6所述的方法，其中，所述数据掩蔽操作发生在DDR
事务期间。
8.根据权利要求7所述的方法，其中，在所述DDR事务的单个节拍
内启用所述数据掩蔽操作。
9.根据权利要求7所述的方法，其中，在所述DDR事务的开始或结
尾中的一者处启用所述数据掩蔽操作。
10.根据权利要求1所述的方法，其中，所述存储器控制器位于耦合
到所述DRAM存储器设备的片上系统(SoC)上。
11.一种用于降低存储器I/O功率的系统，包括：
用于确定经由多个DQ管脚耦合到存储器控制器的DRAM存储器设备
的类型的单元；
用于基于所述DRAM存储器设备的所述类型来选择多个DQ管脚状态
中的一个DQ管脚状态，以用于在数据掩蔽操作期间降低与所述DRAM存
储器设备相关联的存储器I/O功率的单元；
用于启用所述数据掩蔽操作的单元；以及
用于在所述数据掩蔽操作期间将所述DQ管脚驱动到所选择的DQ管脚
状态的单元。
12.根据权利要求11所述的系统，其中，所述数据掩蔽操作发生在存
储器写入操作期间。
13.根据权利要求11所述的系统，其中，所述数据掩蔽操作发生在存
储器读取操作期间。
14.根据权利要求11所述的系统，其中，所述多个DQ管脚状态包括
保持上一状态、保持低状态、保持高状态和三状态中的一个或多个状态。
15.根据权利要求14所述的系统，其中，所述用于选择所述DQ管脚
状态的单元是基于与所述DRAM存储器设备的所述类型相关联的DQ管脚

\t端接方案的。
16.根据权利要求11所述的系统，其中，所述DRAM存储器设备包
括双数据速率(DDR)DRAM存储器设备。
17.根据权利要求16所述的系统，其中，所述数据掩蔽操作发生在
DDR事务期间。
18.根据权利要求17所述的系统，其中，在所述DDR事务的单个节
拍内启用所述数据掩蔽操作。
19.根据权利要求17所述的系统，其中，在所述DDR事务的开始或
结尾中的一者处启用所述数据掩蔽操作。
20.根据权利要求11所述的系统，其中，所述存储器控制器位于耦合
到所述DRAM存储器设备的片上系统(SoC)上。
21.一种用于降低存储器I/O功率的...

【专利技术属性】
技术研发人员：HJ·罗，D·全，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US