半导体存储装置以及半导体存储元件制造方法及图纸

本发明专利技术提供一种非易失性半导体装置，该半导体装置不使元件的面积增大且即便不对控制栅电压进行控制也能以低电压大幅地增加写入量，另外，还能稳定地进行充分的写入。本发明专利技术的半导体存储元件，通过漏极雪崩热电子来进行写入，是一种MOS晶体管，其具有：形成在第一导电型的半导体衬底上的第二导电型的第一半导体层；在上述第一半导体层上隔着绝缘膜而设置的浮动栅；形成在上述浮动栅下部的上述第一半导体层的表面的沟道区域；以及，以与上述沟道区域接触的方式设置在上述第一半导体层上的第一导电型的源区域及漏区域，上述沟道区域具有两种以上的载流子浓度分布。

【技术实现步骤摘要】
半导体存储装置以及半导体存储元件
本专利技术涉及半导体存储装置以及半导体存储元件。特别是涉及非易失性半导体存储装置以及半导体存储元件。
技术介绍
非易失性的存储器被用于各种各样的用途，例如作为IC卡等的数据存储或者作为模拟电路的调谐（tuning）来使用。这种非易失性存储器所需要的存储容量不大，在数据存储中为数千比特至数百千比特就足够，而在调谐中则数十比特就足够。若这种存储容量较小的非易失性存储器以通常的CMOS工艺来进行制作的话，由于能够在一个芯片上混载CMOS和非易失性存储器而不会增加制造工序，所以能够将成本抑制得较低。在专利文献1中，公开了以CMOS工艺所形成的非易失性半导体装置。在此专利中，把具有浮动栅的P沟道MOS晶体管作为非易失性半导体元件，并通过热电子将电子注入到浮动栅。作为电子的注入方法，除此之外还有FN隧穿（Fowler-NordheimTunneling）注入及N沟道MOS晶体管的热电子注入，但它们与P沟道非易失性半导体元件相比均需要提高控制栅电压。即，P沟道非易失性半导体元件在能以较低的控制栅电压来进行写入这一点上具有优越性。进而，控制栅电压较低就意味着施加在栅极氧化膜的的电场较小，所以在栅极氧化膜的可靠性这一点上也占据优势。现有技术文献专利文献1：日本专利公开特表2005-533372号公报。但是，P沟道非易失性半导体元件的问题是：写入时的控制栅电压的最佳值根据其阈值电压而变化。写入时的控制栅电压的最佳值根据晶体管的阈值电压而变化是因为通过漏极雪崩热电子（DAHE）来进行写入的缘故，DAHE在晶体管为饱和状态时，也就是在沟道夹断的状态下发生，夹断点的位置离漏极端越远DAHE就发生得越多。也就是说，DAHE发生得较多的条件是：（1）漏极－源极间的绝对值的电压较高；（2）控制栅－源极间的绝对值的电压与从控制栅来看的绝对值的阈值电压之差为大于0的值且接近于0。写入时的控制栅电压的最佳值根据晶体管的阈值电压而变化就是源于（2）。根据阈值电压对控制栅电压进行控制，就需要控制控制栅电压的电路及监视阈值电压的电路，将会招致外围电路的增大所以并非上策。另外，较高地设定漏极电压，则会消除上述在写入时能够较低地设定控制栅电压这一优点，仍然并非上策。根据以上说明，问题是若在写入时控制栅电压偏离最佳值，就有写入量不充分而发生写入不良的可能性。另外，即便控制栅电压为对写入而言最佳的值，电子因写入而被注入到浮动栅，由此从控制栅来看的阈值电压将会变化。也就是说，由于控制栅电压偏离对写入而言最佳的值，所以就有可能未进行充分的写入。进而，即便从控制栅取走电子的擦除动作不充分或者过剩，仍会由于控制栅电压偏离对写入而言最佳的值，而有可能未进行充分的写入。
技术实现思路
本专利技术就是鉴于以上所述的问题点而完成的，其目的是提供如下的非易失性半导体元件，即：在P沟道非易失性半导体中，不使元件的面积增大，且即便不对控制栅电压进行控制也能够以低电压大幅地增加写入量，另外，还能够稳定地进行充分的写入。为了解决上述课题，在本专利技术中，提供一种半导体存储装置，具有多个具有源电极、漏电极、浮动栅电极的半导体存储元件，上述半导体存储元件各自的源电极、漏电极以及上述浮动栅电极分别短路，上述半导体存储元件各自具有不同的阈值电压。另外，提供一种半导体存储元件，是一种MOS晶体管，其具有形成在第一导电型的半导体衬底上的第二导电型的第一半导体层；在上述第一半导体层上隔着绝缘膜而设置的浮动栅；形成在上述浮动栅下部的上述第一半导体层的表面的沟道区域；以与上述沟道区域接触的方式设置在上述第一半导体层上的第一导电型的源区域以及漏区域，上述沟道区域具有两种以上的载流子浓度分布。另外，提供一种半导体存储元件，这是一种MOS晶体管，其具有形成在第一导电型的半导体衬底上的第二导电型的第一半导体层；在上述第一半导体层上隔着绝缘膜所设置的浮动栅；形成在上述浮动栅下部的上述第一半导体层的表面的沟道区域；以与上述沟道区域接触的方式设置在上述第一半导体层上的第一导电型的源区域以及漏区域，处于上述沟道区域上的上述浮动栅具有第一导电型和第二导电型这两种导电型。另外，提供一种第一导电型为P型，第二导电型为N型，半导体存储元件为P沟道MOS晶体管的半导体存储元件。另外，提供一种具有上述半导体存储元件的半导体存储装置半导体存储装置。根据本专利技术，能够提供如下的非易失性半导体元件，即：不使元件的面积增大，且即便不对控制栅电压进行控制也能以低电压大幅地增加写入量，另外，还能稳定地进行充分的写入。附图说明图1是用于说明本专利技术实施例所涉及的非易失性半导体元件之构成的示意性透视平面图。图2是图1所示的非易失性半导体元件的A-A’间的示意性截面图。图3是图1所示的非易失性半导体元件的B-B’间的示意性截面图。图4是用于说明本专利技术实施例的其他形态所涉及的非易失性半导体元件之构成的示意性截面图。图5是用于说明本专利技术实施例的其他形态所涉及的非易失性半导体元件之构成的示意性截面图。图6是用于说明本专利技术实施例所涉及的P沟道非易失性半导体元件的利用热电子注入的写入动作的图。图7是用于说明本专利技术实施例所涉及的P沟道非易失性半导体元件的读出动作的图。图8是用于说明本专利技术实施例所涉及的P沟道非易失性半导体元件的使用了控制栅的擦除动作的图。图9是用于说明本专利技术实施例所涉及的P沟道非易失性半导体元件的使用了PMOS晶体管的擦除动作的图附图标记说明1P型半导体衬底；2N型阱；2a第一N型阱；2b第二N型阱；3沟道区域；3a第一沟道区域；3b第二沟道区域；4氧化膜；4a栅极氧化膜；4b第一控制栅极氧化膜；4c场氧化膜；4d第二控制栅极氧化膜；5栅电极；5a第一栅电极（浮动栅）；5b第二栅电极（控制栅）；5cP+栅电极；5dN+栅电极；6P+扩散层区域；6aP+扩散漏区域；6bP+扩散源区域；7N+扩散层区域；7a第一N型阱的阱接触区域；7b第二N型阱的阱接触区域；8层间绝缘膜；9接触；10电极；10a控制栅电极；10b漏电极；10c源电极。具体实施方式下面，使用附图详细地说明本专利技术所涉及的实施方式。在图1中示出本专利技术的第一实施方式中的非易失性半导体元件的平面示意图。另外，分别在图2和图3中示出图1中的A-A’截面示意图和B-B’截面示意图。在P型半导体衬底1上形成有N型阱层2a、2b。N型阱2a、2b由在P型半导体衬底1及其表面部上形成的元件分离用的场氧化膜4c电分离。在N型阱2a的表面附近形成有与PMOS晶体管关联的要素，6a是P+扩散漏区域，6b是P+扩散源区域，7a是N+扩散阱接触区域，5a是栅电极。在栅电极5a和N型阱2a之间形成有栅极氧化膜4a，载流子浓度不同的两个沟道区域3a、3b沿着源－漏方向并列形成在栅电极下部的N型阱2a的表面。沟道区域的载流子浓度有两种，从而PMOS晶体管就具有两个阈值电压。在N型阱2b的表面附近，N+扩散阱接触区域7b、栅电极5a和N型阱2b之间形成有氧化膜4b。栅电极5a由例如多晶硅以PMOS晶体管的栅极直至N型阱2b表面的氧化膜4b的上部连续的方式进行延伸而形成。栅电极5a与其他布线不连接而在电位上成为浮动，形成浮动栅电极。另外，由于N型阱2b和栅电极5a隔着氧化膜4b而电容本文档来自技高网...

【技术保护点】
一种半导体存储元件，具有通过漏极雪崩热电子来进行写入的MOS晶体管，包括：半导体衬底；N型第一半导体层，形成于所述半导体衬底；浮动栅，隔着第一绝缘膜设置在所述第一半导体层上；沟道区域，形成在所述浮动栅下部的所述第一半导体层的表面；以及P型源区域及漏区域，以与所述沟道区域接触的方式设置在所述第一半导体层上，所述半导体存储元件特征在于，所述MOS晶体管由沿着连结所述源区域以及所述漏区域的方向的、从所述浮动栅来看具有不同的阈值的两个以上的部分构成。

【技术特征摘要】
2011.09.30 JP 2011-2182411.一种半导体存储元件，具有通过漏极雪崩热电子来进行写入的MOS晶体管，包括：半导体衬底；N型第一半导体层，形成于所述半导体衬底；浮动栅，隔着第一绝缘膜设置在所述第一半导体层上；沟道区域，形成在所述浮动栅下部的所述第一半导体层的表面；以及P型源区域及漏区域，以与所述沟道区域接触的方式设置在所述第一半导体层上，所述半导体存储元件特征在于，所述沟道区域由沿着连结所述源区域以及所述漏区域的方向平行配置的、从所述浮动栅来看具有不同的阈值的两个以上的部分构成，所述两个以上的部分的任一方分别与所述P型源区域及漏区域接触，在写入动作中，该两个以上的部分在不同的偏置条件下在所述漏区域的附近产生热电子。2.如权利要求1所述的半导体存储元件，其特征在于，所述沟道区域的所述两个以上的部分具有两种以上的不同的载流子浓度的分布。3.如权利要求1所述的半导体存储元件，其特征在于，处于所述沟道区域上的所述浮动栅具有P型和N型两种导电性。4.如权利要求1所述的半导体存储元件，其特征在于，所述沟道区域的所述两个以上的部分，具有两种以上的不同的载流子浓度的分布，而且处于所述沟道区域上的所述浮动栅具有P型和N型两种导电性。5.如权利要求1所述的半导体存储元件，其特征在于，还包括：N型第二半导体层，形成于所述衬底；以及第二绝缘膜，设置在所述第二半导体层上，所述浮动栅延伸至所述第二绝缘膜之上，所述第二半导体层作为控制所述浮动栅的电...

【专利技术属性】
技术研发人员：小林直人，津村和宏，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：