非易失性存储器及其制造方法技术

本发明专利技术涉及一种非易失性存储器及其制造方法。所述非易失性存储器包括衬底；部分嵌入所述衬底内的两个分离的结构单元，每个结构单元包括依次设置的耦合介质、浮栅、支撑介质和侧壁，所述耦合介质和所述浮栅嵌入所述衬底内，所述侧壁设置于所述两个分离的结构单元之间且贴附所述耦合介质、浮栅、支撑介质；填充在所述两个分离的结构单元之间的耦合传导介质，所述耦合介质、支撑介质和侧壁包围所述浮栅，所述浮栅与所述耦合传导介质隔离；位于所述结构单元外侧的衬底表面的隧道介质；位于所述隧道介质上的控制栅极，所述控制栅极与所述浮栅隔离。本发明专利技术的非易失性存储器结构简单，制作方便，有利于进一步的减小存储单元的尺寸。

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及一种分栅型埋入式浮栅的。
技术介绍
非易失性存储器(Non-Volatile Memory, NVM)是一种具有MO S晶体管结构的存储单元，因具有可多次进行数据的存入，读取，抹除等特性，且存入的数据在断电之后也不会消失，因此，被广泛应用于个人计算机和电子设备。然而，随着半导体组件朝小型化逐渐发展，存储器的尺寸也随着线宽减少而缩小，连带使得非挥发性存储器中的源极对浮置栅极的耦合率大幅降低。通常，非易失性存储器一般包括源区、漏区、沟道区、控制栅和浮栅。浮栅结构是非易失性存储单元的MOS晶体管与普通MOS晶体管最主要的区别，其在这种存储单元结构中起到存储电荷的作用，使得存储单元在断电的情况下，依然能够保持多存储的信息，从而使得这种存储器有非易失性的特点。目前，非易失性存储器的浮栅结构包括叠栅和分栅结构。如附图1所示，为现有的一种分栅结构的非易失性存储器的结构示意图。所述的非易失性存储器包括半导体衬底10 ；位于半导体衬底10上的两个分离的结构单元。所述结构单元包括依次位于半导体衬底10上的耦合介质层11、浮栅12、隔离介质层13和支撑介质层14，其中所述的浮栅外侧面为尖角形状；位于两个分离的结构单元之间的半导体衬底10内的源极17 ；位于两个分离的耦合介质层11、浮栅12、隔离介质层13内侧别的第一侧壁层15 ；填充两个分离的结构单元之间的间隙的耦合传导层16 ；位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底10上，呈L型的隧道介质层18 ；位于L型隧道介质层18外侧的控制栅极19 ；位于控制栅极19外侧半导体衬底10内的漏极20。随着非易失性存储器尺寸的变小，浮栅的尺寸也随之变小，在其他条件不变的情况下，源极对浮栅的耦合面积减小，从而影响非易失性存储单元编程的能力，导致非易失性存储单元性能下降。
技术实现思路
本专利技术的目的在于提供一种能够解决上述问题的非易失性存储器。本专利技术的另一目的在于提供一种上述非易失性存储器的制造方法。一种非易失性存储器，包括衬底；部分嵌入所述衬底内的两个分离的结构单元， 每个结构单元包括耦合介质、浮栅、支撑介质和侧壁，所述耦合介质、浮栅、支撑介质依次设置，所述耦合介质和所述浮栅嵌入所述衬底内，所述侧壁设置于所述两个分离的结构单元之间且贴附所述耦合介质、浮栅、支撑介质；耦合传导介质，所述耦合传导介质填充在所述两个分离的结构单元之间，所述耦合介质、支撑介质和侧壁包围所述浮栅，所述浮栅与所述耦合传导介质隔离；位于所述结构单元外侧的衬底表面的隧道介质；位于所述隧道介质上的控制栅极，所述控制栅极与所述浮栅隔离。上述非易失性存储器优选的一种技术方案，所述非易失性存储器还包括设置于所述衬底内且位于两个所述结构单元之间的源极。上述非易失性存储器优选的一种技术方案，所述非易失性存储器还包括设置于所述衬底内且位于所述控制栅极外侧的漏极。上述非易失性存储器优选的一种技术方案，所述浮栅的表面高于所述衬底的表上述非易失性存储器优选的一种技术方案，所述非易失性存储器还包括设置于所述隧道介质和控制栅极外侧的所述衬底表面的另一侧壁，该侧壁贴附所述隧道介质和控制栅极。一种非易失性存储器的制造方法，包括如下步骤形成衬底及依次位于所述衬底表面的隧道介质层、控制栅极层、刻蚀阻挡层；刻蚀所述刻蚀阻挡层、控制栅极层、隧道介质层和衬底，在所述刻蚀阻挡层、控制栅极层、隧道介质层形成开口，在所述衬底内形成沟槽; 在所述沟槽内壁及所述开口的侧壁形成耦合介质层，在所述耦合介质层内嵌入浮栅；在所述开口侧壁形成位于所述浮栅表面的两个分离的第一支持介质层；以所述刻蚀阻挡层和所述第一支撑介质层为掩摸，刻蚀所述浮栅和耦合介质层形成两个分离的结构单元；在所述两个分离的结构单元之间形成贴附所述耦合介质层、浮栅、第一支撑介质层的侧壁层；在所述两个分离的结构单元之间填充耦合传导层，所述浮栅与所述耦合传导层隔离；去除所述刻蚀阻挡层，在所述开口侧壁的耦合介质层的外侧、所述控制栅极层上形成贴附耦合介质层的第二支撑介质层；以所述第二支撑介质层为掩膜刻蚀所述隧道介质层、控制栅极层，形成控制栅极和隧道介质，所述控制栅极与所述浮栅隔离。上述方法优选的一种技术方案，刻蚀所述隔离介质层、浮栅形成两个分离的结构单元后，以所述刻蚀阻挡层和所述第一支撑介质层为掩摸，在所述衬底内进行离子注入，形成所述非易失性存储器的存储单元的源极。上述方法优选的一种技术方案，形成所述控制栅极后，在所述控制栅极外侧的衬底内进行离子注入，形成所述非易失性存储器的存储单元的漏极。上述方法优选的一种技术方案，形成所述控制栅极后，在所述隧道介质和控制栅极外侧的所述衬底表面形成另一侧壁层，该侧壁层贴附所述隧道介质和控制栅极。上述方法优选的一种技术方案，所述耦合介质层、第一、第二支撑介质层、侧壁层和隧道介质层中的至少一种的材料为氧化硅。与现有技术相比，本专利技术的非易失性存储器将浮栅埋入衬底中，加大了载流子在源极与漏极之间的运动距离，从而有利于增加沟道的有效距离，避免了小尺寸下的MOS管的短沟道效应。且这种埋入式的浮栅的非易失性存储器的结构简单，制作方便，有利于进一步的减小存储单元的尺寸。此外，以所述第二支撑介质层为掩膜刻蚀所述隧道介质层、控制栅极层，形成控制栅极的方法，可以更加简单精确地控制所述控制栅极的长度，从而稳定并优化该器件的性能。附图说明图1是一种现有技术的分栅结构的非易失性存储器的结构示意图。图2是本专利技术的非易失性存储器的结构示意图。图3到图15是本专利技术的非易失性存储器的制造方法的分步骤示意图。 具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚，下面结合附图对本专利技术作进一步的详细描述。请参阅图2，图2是本专利技术的非易失性存储器的结构示意图。所述非易失性存储器包括衬底21、部分嵌入所述衬底21内的两个分离的结构单元、设置于所述衬底21内的两个所述结构单元之间的源极观、填充在所述两个分离的结构单元之间的耦合传导介质30、设置于所述结构单元外侧的衬底21表面的隧道介质22、设置于所述隧道介质22上的控制栅极23、设置于所述隧道介质22和控制栅极23外侧的所述衬底21表面的侧壁31及设置于所述衬底21内的位于所述控制栅极23外侧的漏极32。每个结构单元包括耦合介质25、浮栅沈、支撑介质27和侧壁四。所述耦合介质25、浮栅沈、支撑介质27从下而上依次设置。所述耦合介质25和所述浮栅沈嵌入所述衬底21内。所述侧壁四设置于所述两个分离的结构单元之间且贴附所述耦合介质25、浮栅26、支撑介质27。优选的，所述浮栅沈的表面高于所述衬底21的表面。所述耦合介质25、 支撑介质27和侧壁四包围所述浮栅沈，从而使得所述浮栅沈与所述耦合传导介质30、控制栅极23隔离。下面结合图3到图15，分步骤详细说明上述非易失性存储器的制造方法提供衬底21，在所述衬底21上依次沉积隧道介质层22、控制栅极层23、刻蚀阻挡层24，如图3所示。优选的，所述衬底21的材料为单晶、多晶或者非晶结构的硅或者硅锗 (SiGe)，也可以是绝缘体上的硅(SOI)，所述刻蚀阻挡层M的材料为氮化硅。所述衬底21 内形成有用于隔离有源区的隔离结构，所述隔离结构优选的为浅沟槽隔离结构(STI)。本专利技术的非易失性本文档来自技高网...

【技术保护点】
１．一种非易失性存储器，其特征在于，包括：衬底；部分嵌入所述衬底内的两个分离的结构单元，每个结构单元包括耦合介质、浮栅、支撑介质和侧壁，所述耦合介质、浮栅、支撑介质依次设置，所述耦合介质和所述浮栅嵌入所述衬底内，所述侧壁设置于所述两个分离的结构单元之间且贴附所述耦合介质、浮栅、支撑介质；耦合传导介质，所述耦合传导介质填充在所述两个分离的结构单元之间，所述耦合介质、支撑介质和侧壁包围所述浮栅，所述浮栅与所述耦合传导介质隔离；隧道介质，所述隧道介质位于所述结构单元外侧的衬底表面；控制栅极，所述控制栅极位于所述隧道介质上，所述控制栅极与所述浮栅隔离。

【技术特征摘要】

【专利技术属性】
技术研发人员：江红，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31