本发明专利技术公开了一种多层存储器阵列及其制作方法，该存储器阵列包括：沿着第一方向延伸的多个脊状多层叠层以及形成于多个脊状多层叠层顶部的硬掩模层。此硬掩模层包括：分别垂直地对准多个脊状多层叠层的多个条带，分别沿着与第一方向直交的第二方向连结相邻的条带的多个连接桥以及位于多个连接桥与多个条带之间的多个硬掩模通孔。
【技术实现步骤摘要】
本专利技术是有关于一种，特别是有关于一种包含硬掩模层的多层存储器阵列。
技术介绍
三维多层存储器阵列是由多个彼此平行的脊状多层叠层(ridge-shapedmult1-layer stacks)所构成。当三维多层存储器阵列的尺寸缩小时，多层叠层的密度会增力口，且多层叠层的深宽比(aspect rat1 S卩，高度对宽度的比值)也会提高。制作深宽比渐增的脊状多层叠层出现了许多挑战。
技术实现思路
根据本说明书的一实施例，提供一种存储器阵列的制作方法，其包括:于基材的表面上形成多层叠层，并且形成多个第一通孔，沿着多层叠层的垂直方向，由多层叠层的顶部表面到基材的表面贯穿多层叠层。这些第一通孔以等距的方式沿着基材的表面的第一方向配置成行(row)，并且以等距的方式沿着与第一方向直交(orthogonal)的第二方向配置成列(column)。这个方法还包括，形成多个牺牲柱状体填充这些第一通孔，并且在具有这些牺牲柱状体的多层叠层上形成硬掩模层。此硬掩模层具有多个硬掩模通孔，可将多层叠层位于每一列这些牺牲柱状体中相邻的牺牲柱状体之间的多个区域暴露于外。此方法更包括，形成多个第二通孔，沿着多层叠层的垂直方向，由多层叠层的顶部表面到基材的表面贯穿多层叠层，以及移除填充于第一通孔中的牺牲柱状体。这些第二通孔垂直地对准这些硬掩模通孔。第二通孔连接第一通孔而形成沿着第二方向延伸的多个沟道。这些沟道将多层叠层区隔成沿着第二方向延伸的多个脊状叠层。根据本说明书的另一实施例，提供一种存储器阵列，其包括:沿着第一方向延伸的多个脊状多层叠层以及形成于多个脊状多层叠层顶部的硬掩模层。此硬掩模层包括:分别垂直地对准多个脊状多层叠层的多个条带，分别沿着与第一方向直交的第二方向连结相邻的条带的多个连接桥以及位于多个连接桥与多个条带之间的多个硬掩模通孔。此存储器阵列更包括位于多个脊状多层叠层之间的多个沟道中，并且覆盖脊状多层叠层的多个侧壁的存储器层；位于这些沟道之中，沿着脊状多层叠层的垂直方向延伸，且分别垂直地对准多个硬掩模通孔的多个导电柱状体以及位于硬掩模层上，且沿着第二方向延伸的多个导电条带。这些导电条带与这些导电柱状体沿着第二方向形成的一行电性连接。根据本说明书的又一实施例，提供一种存储器阵列，其包括:沿着第一方向延伸的多个脊状叠层以及形成于多个脊状多层叠层顶部的硬掩模层。此硬掩模层包括:分别垂直地对准多个脊状多层叠层的多个条带以及分别沿着与第一方向直交的第二方向连结相邻的条带的多个连接桥。此存储器阵列更包括:位于多个脊状多层叠层之间的多个沟道中，并且覆盖脊状多层叠层的多个侧壁的存储器层；位于这些沟道之中，沿着脊状多层叠层的垂直方向延伸的多个导电柱状体以及位于硬掩模层上，且沿着第二方向延伸的多个导电条带。其中这些导电柱状体沿着第二方向所形成的每一行与多于一个导电条带重叠并且相互连接。【附图说明】图1是根据本说明书的一实施例的存储器阵列初步制作工艺阶段中的工艺构造所绘示的结构透视图。图2A至图2C是根据本说明书前述实施例的图1后续制作工艺阶段中的工艺构造所绘示的结构示意图。图3A至图3C是根据本说明书的前述实施例图2A至图2C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。图4A至图4C是根据本说明书的前述实施例图3A至图3C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。图5A至图5C是根据本说明书前述实施例图4A至图4C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。图6A至图6C是根据本说明书前述实施例图5A至图5C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。图6D是根据本说明书的另一实施例图5A至图5C的后续制作工艺阶段中的工艺构造所绘示的结构上视图。图7A至图7C是根据本说明书的前述实施例图6A至图6C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。图8A至图8E是根据本说明书的前述实施例图7A至图7C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。图9A至图9D是根据本说明书的前述实施例图8A至图8E的后续制作工艺阶段中的工艺构造所绘示的结构示意图。图1OA至图1OC是根据本说明书的前述实施例图9A至图9D的后续制作工艺阶段中的工艺构造所绘示的结构示意图。图1IA至图1lD是根据本说明书的前述实施例图1OA至图1OC的后续制作工艺阶段中的工艺构造所绘示的结构示意图。图12A至图12E图是根据本说明书的前述实施例图1lA至图1lD的后续制作工艺阶段中的工艺构造所绘示的结构示意图。图13是根据本说明书的又一实施例的存储器阵列最终制作工艺阶段中的工艺构造所绘示的结构透视图。【符号说明】1:工艺构造 2:工艺构造3:工艺构造 4:工艺构造5:工艺构造 6:工艺构造7:工艺构造 8:工艺构造9:工艺构造 10:工艺构造11:工艺构造 12:工艺构造12’:工艺构造100:基材100a:基材 110:多层叠层110’:脊状叠层IlOa:通孔IlOb:通孔 IlOc:沟道111:导电层 112:导电层113:导电层 114:导电层115:导电层 116:导电层117:导电层 118:导电层121:绝缘层 122:绝缘层123:绝缘层 124:绝缘层125:绝缘层 126:绝缘层127:绝缘层 128:绝缘层130:硬掩模层 130a:通孔140:牺牲柱体 150:硬掩模层150a:条带 150b:连接桥150c:通孔 155:掩模层155a:条带 155b:连接桥155b’:连接桥 155c’:通孔160:存储器层 170:导电脊状部170a:导电柱状体170a’:导电柱状体180:导电层 180a:条带180a’:条带 190:硬掩模层190a:条带 190b:连接桥190c:通孔 200:通孔200’:通孔 d2:距离d2:距离 B-B’:切线C-C’:切线 D-D’:切线【具体实施方式】以下配合图式提供本技术实施例的详细说明。可能的话，图式中所有相同的组件符号将用来代表相同或相似的组件。图1是根据本说明书的一实施例绘示存储器阵列初步制作工艺阶段中的工艺构造I的结构透视图。请参照图1，多层叠层110形成于基材100上。叠层110包括多个导电层111-118以及多个绝缘层121-128。当前第1页1 2 3 4 本文档来自技高网...
【技术保护点】
一种存储器阵列的制作方法，包括：于一基材的一表面上形成一多层叠层(multi‑layer stack)；形成多个第一通孔，沿着该多层叠层的一垂直方向，由该多层叠层的一顶部表面到该基材的该表面，贯穿该多层叠层，这些第一通孔以等距的方式沿着该基材的该表面的一第一方向配置成行(row)，并且以等距的方式沿着与该第一方向直交(orthogonal)的一第二方向配置成列(column)；形成多个牺牲柱状体填充这些第一通孔；在具有这些牺牲柱状体的该多层叠层上形成一硬掩模层，该硬掩模层具有多个硬掩模通孔，可将该多层叠层位于每一列这些牺牲柱状体中相邻的牺牲柱状体之间的多个区域暴露于外；形成多个第二通孔，沿着该多层叠层的该垂直方向，由该多层叠层的该顶部表面到该基材的该表面，贯穿该多层叠层，这些第二通孔垂直地对准这些硬掩模通孔；以及移除填充于这些第一通孔中的这些牺牲柱状体；其中这些第二通孔连接该第一通孔而形成沿着该第二方向延伸的多个沟道；且这些沟道将该多层叠层区隔成沿着该第二方向延伸的多个脊状叠层(ridged‑shaped stacks)。
【技术特征摘要】
【专利技术属性】
技术研发人员：叶腾豪，胡志玮，施彦豪，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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